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基于FPGA的快速数据处理
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内容提示：现代数据处理技术对处理器件的要求越来越高，在通信、图像处理等领域，高速、大规模和实时性逐渐成为数据处理的基本需求，而传统的DSP器件由于采用循环编码算法，且并行算法与DSP处理器的寻址能力不符，因此处理速度较慢。而可编程逻辑器件（FPGA）具有硬件并行特性和资源优势、易于实现流水线技术，可以把数据处理实时性要求和FPGA设计的灵活性结合起来，可满足数据处理的高速性和可靠性要求。本论文在此背景下设计了基于FPGA的快速数据处理系统，此系统旨在为基本数据处理算法提供快速处理的硬件实现平台。作者在论文中所完成的主要内容可分为以下几点：1)研究了快速数据处硬件实现技术近年来的发展情况，分析了国内外对该领域的研究和应用情况。2)介绍了本系统实现所涉及的FPGA芯片、MicroBlaze软核处理器以及PLB总线和MPMC总线接口，研究了Xilinx公司的嵌入式开发环境EDK平台及其基于MicroBlaze软核的开发方法。3)基于Spartan-3E实验板设计了一个流水线结构的FFT IP核的快速处理系统。该系统在EDK环境下搭建，基于MicroBlaze软核设计，同时设计了FFT核的接口控制程序，编写了硬件及软件代码加载到以上系统平台中进行了验证仿真，并将仿真结果与Matlab中的仿真结果进行了对比分析，验证了该系统的正确性。4)基于时钟频率和硬件资源的考虑
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数字电路实验指导
（修改稿）
湖北科技学院 计算机科学与技术学院 编制
工程技术研究院 目录
实验基础知识 1
一.实验的基本过程 1
二.实验中操作规范和常见故障检查方法 2
三、DE2-115型数字系统综合实验平台简介 4
四、Quartus ii 10.0在本实验中的使用 11
第二部分 实验 19
门电路逻辑功能与测试 19
译码器和数据选择器及其应用 25
编码器实验 29
全加器及其应用 32
组合逻辑电路设计 35
触发器逻辑功能及测试 39
计数器的测试及应用 42
移位寄存器实验 45
综合数字电路设计实验 48
实验基础知识 随着科学技术的发展，数字电子技术在各个科学领域中都得到了广泛的应用，它是一门实践性很强的技术基础课，在学习中不仅要掌握基本原理和基本方法，更重要的是学会灵活应用。因此，需要配有一定数量的实验，才能掌握这门课程的基本内容，熟悉各单元电路的工作原理，各集成器件的逻辑功能和使用方法，从而有效地培养学生理论联系实际和解决实际问题的能力，树立科学的工作作风。
一.实验的基本过程
实验的基本过程，应包括：确定实验内容、选定最佳的实验方法和实验线路、拟出较好的实验步骤、合理选择仪器设备和元器件、进行连接安装和调试、最后写出完整的实验报告。
在进行数字电路实验时，充分掌握和正确利用集成器件及其构成的数字电路独有的特点和规律，可以收到事半功倍的效果，对于完成每一个实验，应做好实验预习、实验记录和实验报告等环节。
认真预习是做好实验的关键。预习好坏，不仅关系到实验能否顺利进行，而且直接影响实验效果
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王军, 王磊, 张福弟, 何昕, 曹永刚. 基于FPGA的高精度守时方法研究[J]. 液晶与显示, ): .
WANG Jun, WANG Lei, ZHANG Fu-di, HE Xin, CAO Yong-gang. Method for high accuracy time keeping based on FPGA[J]. Chinese Journal of Liquid Crystals and Displays, ): .
基于FPGA的高精度守时方法研究
, 王磊1, 张福弟2, 3, 何昕2, 曹永刚2&&&&
1. 苏州科技学院, 江苏苏州 215009;2. 中国科学院长春光学精密机械与物理研究所, 吉林长春 130033;3. 中国人民解放军 63861部队, 吉林白城 137001
基金项目: 国家自然科学基金(No.).
作者简介: 王磊(1991-),男,硕士,江苏盐城人,主要研究方向为智能信息处理技术。E-mail:
*通信联系人. 王军(1979-),男,博士,江苏苏州人,主要研究方向为光电测控技术。E-mail:
摘要: 提出一种基于现场可编程门阵列(FPGA)的高精度守时方法,以统计学为基准,结合高精度恒温晶振和北斗/GPS双模接收器产生同步标准秒脉冲信号。当授时系统导航卫星失连,系统根据存储晶振脉冲数计算出均值和方差,动态设置系统晶振脉冲计数器阈值从而模拟产生高精度秒脉冲信号,消除晶振累积误差。实验结果表明,1 h内授时系统守时误差小于250 ns,可满足授时系统在电力、靶场等系统中的守时要求。
FPGA&&&&双模&&&&失连&&&&守时&&&&
Method for high accuracy time keeping based on FPGA
WANG Jun1, 2 , WANG Lei1, ZHANG Fu-di2, 3, HE Xin2, CAO Yong-gang2&&&&
1. Science and Technology University of Suzhou, Jiangsu, 215009, C2. Changchun Institute of Optics, Fine Mechanics and Physics, Chinese Academy of Science, Changchun 130033 C3. The PLA Unit 63861, Baicheng 137001, China
Supported by National Nature Science Foundation of China(No.)
Abstract: Based on Field-Programmable Gate Array (FPGA), a high precision time keeping technology is proposed. Combined with high precision constant temperature crystals and BD/GPS dual-mode synchronous, standard second pulse signal is received based on statistics. If navigation satellite loses the connection, FPGA will set the pounding threshold of crystal pulse according to average value and variance to simulate producing highly precision second pulse so that cumulative error can be eliminated. Experimental results show that timing system error is less than punctual 250 ns in one hour which fully meets the requirements of time keeping of the timing system in the power systems, range systems and other systems.
Key words:
FPGA&&&&dual-mode&&&&connection losing&&&&time keeping&&&&
引言高精度授时系统被广泛用于卫星导航、电力同步采样系统中[]。起初高精度授时系统在导航卫星失连下，由于恒温晶振实际值与标称值存在误差，所以1 h守时误差可达到几微秒。近些年，部分学者提出统计每分钟标准秒脉冲信号下授时晶振产生的总脉冲数的方法来修正导航卫星失连后授时系统的守时误差[]。但此方法精确度取决于导航卫星失连前1 min的晶振计数模块记录的脉冲数值，因而灵活性低且并未从根本上消除累积误差带来的影响。针对现有技术的不足，本文提出一种以统计学为基础消除累积误差的高精度守时方法。
守时总体方案
守时方案设计了5个模块：导航卫星信号接收模块、时间解码模块、晶振计数模块、模拟秒脉冲产生模块、显示模块。守时方案框图如图1所示。由导航卫星信号接收模块接收卫星信号，输出标准秒脉冲和时间码至FPGA时间解码模块，FPGA解出时间信息并根据通讯协议发送给显示模块[, , ]。晶振输出脉冲至FPGA，晶振计数模块计录标准秒脉冲每个周期内晶振脉冲数[]。当记录时间达到30 min，计算这组数据的均值和方差。导航卫星失连后，根据前30 min计算的均值和方差动态设置晶振计数模块的脉冲产生计数器阈值以产生高精度的模拟秒脉冲。
守时总体方案框图
Punctuality diagram of the overall scheme
守时硬件设计
FPGA采用Altera公司Cyclone II系列中的EP2C8T144C8N，该芯片具有144个IO端口、36个RAM块、2个PLL锁相环、18个嵌入式乘法器、四种配置方式和AS、JTAG下载调试接口。EP2C8T144C8N拥有丰富的资源且编程灵活，使得该芯片作为系统主控芯片[, , ]。导航卫星信号接收模块采用MHKJ-1612为主芯片，其能提供精确的授时服务。通过使用量化误差信息去补偿时间脉冲中的颗粒误差，导航卫星信号接收模快能够配置输出时间脉冲频率，授时精度可高达15 ns。即使设备在有遮挡物的情况下保证有一颗卫星正常连接，芯片就能输出准确的时间信息。导航卫星信号接收模块与FPGA采用串口通信，有多种波特率可供选择。系统晶振采用恒温晶振，频率精度可以达到正负0.2 ppm。消耗电流一般300 mA~2 A，主要应用于卫星，通讯基站等。守时部分硬件连接图如图2所示。
守时部分硬件连接示意图
Punctuality part of the hardware connection diagram
守时软件设计
同步秒脉冲信号设计
授时系统导航卫星连接正常情况下，导航卫星信号接收模块接收到卫星信号产生标准秒脉冲和时间码，并发送给FPGA接收模块。FPGA利用PLL锁相环将50 MHz恒温晶振倍频到200 MHz，当晶振计数模块脉冲计数值达到阈值或检测到导航卫星信号接收模块输出的标准秒脉冲信号上升，FPGA产生100 ms高电平信号并将晶振计数器清0，随后产生低电平信号。同步标准秒脉冲产生流程图如图3所示。
同步标准秒脉冲产生流程图
Synchronous standard second pulse received flow chart
平均脉冲数及方差设计
当存储时间达到30 min时，利用 为1 s内晶振的脉冲数值，n为时长)和s2= ( 为平均1 s内晶振的脉冲数，Xi为1 s内晶振的脉冲数值)公式求出1 s内晶振的平均脉冲数和方差。根据拉依达准则，剔除数据中数值中大于
± s+3 s或者小于x--3 s的异常值，然后再一次利用公式求出剔除后数据的平均值和方差。平均1 s内晶振的脉冲数以及方差产生的流程图如图4所示。
平均1 s晶振的脉冲数及方差产生的流程图
Crystal’s average pulses number per second and variance received flow chart
导航卫星失连后的高精度秒脉冲产生设计
导航卫星失连后，FPGA根据每秒内晶振脉冲数的平均值和方差，求出
± s+3 s和
± s-3 s作为设定脉冲计数的两个阈值BV1、BV2。在一个周期T内，前 当晶振脉冲计数达到BV1的时候，产生一个滞后模拟秒脉冲(与标准秒脉冲秒头相比)；后 当晶振脉冲计数达到BV2的时候，产生一个超前模拟秒脉冲。产生的模拟秒脉冲秒头在标准秒脉冲左右有规律的晃动从而消除累积误差。导航卫星失连后的高精度秒脉冲产生流程图如图5所示。
GPS失步后的高精度秒脉冲产生流程图
After GPS out-of-step high-accuracy second pulse received flow chart
实验结果分析
为避免测试结果的偶然性,实验使用4套授时系统板，采用50 MHz标称值的恒温晶振，精度可达正负0.2 ppm。先将恒温晶振输出的50 MHz的脉冲信号倍频到200 MHz，然后统计标准秒脉冲信号每个周期下授时系统恒温晶振所产生的脉冲数值的均值和动态方差。测试结果如表1所示。
表 1 导航卫星未失连下每秒晶振脉冲数值的均值和方差
Crystal’s average pulses number per second and variance
when navigation satellite works
199 999 856.6
199 999 857.8
199 999 859.3
199 999 860.5
199 999 852.9
199 999 853.5
199 999 854.4
199 999 856.2
199 999 814.3
199 999 815.4
199 999 818.3
199 999 820.0
199 999 903.2
199 999 904.1
199 999 905.3
199 999 907.1
表1统计了不同时刻秒脉冲单位时间内晶振的脉冲数值的平均值和方差。图6图7横坐标为时间，纵坐标为均值和方差，折线图直观的反映了均值和方差随着时间的变化趋势。表2统计了在导航卫星失连下不同时刻模拟秒脉冲与标准秒脉冲的误差。图8横坐标为时间，纵坐标为误差大小，折线图直观的反映了误差随着时间的变化趋势。
均值随时间变化折线图
Average changes over time line chart
方差随时间变化折线图
Variance changes over time line chart
守时误差随时间变化折线图
Punctuality error changes over time line chart
导航卫星失连下守时误差
Punctuality error when navigation satellite lost
本文通过统计30 min内标准秒脉冲每秒晶振脉冲数值的均值和动态方差，动态设置晶振计数模块计数阈值以产生模拟秒脉冲，以达到高精度守时目的。从实验可知，秒脉冲在导航卫星失连1 h内，与标准秒脉冲相比秒头误差不超过250 ns，符合电力、靶场等系统守时要求。
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FPGA经验之谈汇总
FPGA设计要点之一：时钟树对于FPGA来说，要尽可能避免异步设计，尽可能采用同步设计。同步设计的第一个关键，也是关键中的关键，就是时钟树。一个糟糕的时钟树，对FPGA设计来说，是一场无法弥补的灾难，是一个没有打好地基的大楼，崩溃是必然的。具体一些的设计细则：1）尽可能采用单一时钟；2）如果有多个时钟域，一定要仔细划分，千万小心；3）跨时钟域的信号一定要做同步处理。对于控制信号，可以采用双采样；对于数据信号，可以采用异步fifo。需要注意的是，异步fifo不是万能的，一个异步fifo也只能解决一定范围内的频差问题。4）尽可能将FPGA内部的PLL、DLL利用起来，这会给你的设计带来大量的好处。5）对于特殊的IO接口，需要仔细计算Tsu、Tco、Th，并利用PLL、DLL、DDIO、管脚可设置的delay等多种工具来实现。简单对管脚进行Tsu、Tco、Th的约束往往是不行的。FPGA设计要点之二：FSM关于上期的时钟树，可能说的不是很确切。这里的时钟树实际上泛指时钟方案，主要是时钟域和PLL等的规划，一般情况下不牵扯到走线时延的详细计算（一般都走全局时钟网络和局部时钟网络，时延固定），和ASIC中的时钟树不一样。对于ASIC，就必须对时钟网络的设计、布线、时延计算进行仔细的分析计算才行。FSM：有限状态机。这个可以说时逻辑设计的基础。几乎稍微大一点的逻辑设计，几乎都能看得到FSM。FSM分为moore型和merly型，moore型的状态迁移和变量无关，merly型则有关。实际使用中大部分都采用merly型。FSM通常有2种写法：单进程、双进程。初学者往往喜欢单进程写法，格式如下：always
@( posedge clk or posedge rst )
( rst == 1'b1 )FSM_status &= ......;
( FSM_status )
end简单的说，单进程FSM就是把所有的同步、异步处理都放入一个always中。优点：1）看起来比较简单明了，写起来也不用在每个case分支或者if分支中写全对各个信号和状态信号的处理。也可以简单在其中加入一些计数器进行计数处理。2）所有的输出信号都已经是经过D触发器锁存了。缺点：1）优化效果不佳。由于同步、异步放在一起，编译器一般对异步逻辑的优化效果最好。单进程FSM把同步、异步混杂在一起的结果就是导致编译器优化效果差，往往导致逻辑速度慢、资源消耗多。2）某些时候需要更快的信号输出，不必经过D触发器锁存，这时单进程FSM的处理就比较麻烦了。双进程FSM，格式如下：always
@( posedge clk or posedge rst )
if ( rst == 1'b1 )FSM_status_current &= ...;
elseFSM_status_current &= FSM_status_always
( FSM_status_current )FSM_status_next = ......;
end从上面可以看到，同步处理和异步处理分别放到2个always中。其中FSM状态变量也采用2个来进行控制。双进程FSM的原理我这里就不多说了，在很多逻辑设计书中都有介绍。这里描述起来太费劲。优点：1）编译器优化效果明显，可以得到很理想的速度和资源占用率。2）所有的输出信号（除了FSM_status_current）都是组合输出的，比单进程FSM快。缺点：1）所有的输出信号（除了FSM_status_current）都是组合输出的，在某些场合需要额外写代码来进行锁存。2）在异步处理的always中，所有的if、case分支必须把所有的输出信号都赋值，而且不能出现在FSM中的输出信号回送赋值给本FSM中的其他信号的情况，否则会出现latch。latch会导致如下问题：1）功能仿真结果和后仿不符；2）出现无法测试的逻辑；3）逻辑工作不稳定，特别是latch部分对毛刺异常敏感；4）某些及其特殊的情况下，如果出现正反馈，可能会导致灾难性的后果。这不是恐吓也不是开玩笑，我就亲眼见过一个小伙把他做的逻辑加载上去后，整个FPGA给炸飞了。后来怀疑可能是出现正反馈导致高频振荡，最后导致芯片过热炸掉（这个FPGA芯片没有安装散热片）。FPGA设计之三：LATCH首先回答一下：1）stateCAD没有用过，不过我感觉用这个东东在构建大的系统的时候似乎不是很方便。也许用system C或者systemVerilog更好一些。2）同步、异步的叫法是我所在公司的习惯叫法，不太对，不过已经习惯了，呵呵。这次讲一下latch。latch的危害已经说过了，这里不再多说，关键讲一下如何避免。1）在组合逻辑进程中，if语句一定要有else！并且所有的信号都要在if的所有分支中被赋值。always
if ( sig_a == 1'b1 )
sig_b = sig_c;end这个是绝对会产生latch的。正确的应该是always
if ( sig_a == 1'b1 )
sig_b = sig_c;
sig_b = sig_d;end另外需要注意，下面也会产生latch。也就是说在组合逻辑进程中不能出现自己赋值给自己或者间接出现自己赋值给自己的情况。always
if ( rst == 1'b1 )
counter = counter + 1;end但如果是时序逻辑进程，则不存在该问题。2）case语句的default一定不能少！原因和if语句相同，这里不再多说了。需要提醒的是，在时序逻辑进程中，default语句也一定要加上，这是一个很好的习惯。3）组合逻辑进程敏感变量不能少也不能多。这个问题倒不是太大，verilog2001语法中可以直接用 * 搞定了。顺便提一句，latch有弊就一定有利。在FPGA的LE中，总存在一个latch和一个D触发器，在支持DDR的IOE（IOB）中也存在着一个latch来实现DDIO。不过在我们平时的设计中，对latch还是要尽可能的敬而远之。到年底了，工作越来越紧了，可能后续的日志写作时间会不规律且长度不定，请大家谅解啊！另外，有空请各位多推荐推荐，拜谢！TONY的工作经验在公司里的几个月，做的项目其实不多，但是收获还是有一些，我觉得收获最大的是设计理念的改变，这也是我这段时间最想总结的，我会在后面逐渐阐述。
１ 时序是设计出来的
我的boss有在华为及峻龙工作的背景，自然就给我们讲了一些华为及altera做逻辑的一些东西，而我们的项目规范，也基本上是按华为的那一套去做。在工作这几个月中，给我感触最深的是华为的那句话：时序是设计出来的，不是仿出来的，更不是湊出来的。
在我们公司，每一个项目都有很严格的评审，只有评审通过了，才能做下一步的工作。以做逻辑为例，并不是一上来就开始写代码，而是要先写总体设计方案和逻辑详细设计方案，要等这些方案评审通过，认为可行了，才能进行编码，一般来说这部分工作所占的时间要远大于编码的时间。
总体方案主要是涉及模块划分，一级模块和二级模块的接口信号和时序（我们要求把接口信号的时序波形描述出来）以及将来如何测试设计。在这一级方案中，要保证在今后的设计中时序要收敛到一级模块（最后是在二级模块中）。什么意思呢？我们在做详细设计的时候，对于一些信号的时序肯定会做一些调整的，但是这种时序的调整最多只能波及到本一级模块，而不能影响到整个设计。记得以前在学校做设计的时候，由于不懂得设计时序，经常因为有一处信号的时序不满足，结果不得不将其它模块信号的时序也改一下，搞得人很郁闷。
在逻辑详细设计方案这一级的时候，我们已经将各级模块的接口时序都设计出来了，各级模块内部是怎么实现的也基本上确定下来了。
由于做到这一点，在编码的时候自然就很快了，最重要的是这样做后可以让设计会一直处于可控的状态，不会因为某一处的错误引起整个设计从头进行。２规范很重要
工作过的朋友肯定知道，公司里是很强调规范的，特别是对于大的设计（无论软件还是硬件），不按照规范走几乎是不可实现的。逻辑设计也是这样：如果不按规范做的话，过一个月后调试时发现有错，回头再看自己写的代码，估计很多信号功能都忘了，更不要说检错了；如果一个项目做了一半一个人走了，接班的估计得从头开始设计；如果需要在原来的版本基础上增加新功能，很可能也得从头来过，很难做到设计的可重用性。
在逻辑方面，我觉得比较重要的规范有这些：
1.设计必须文档化。要将设计思路，详细实现等写入文档，然后经过严格评审通过后才能进行下一步的工作。这样做乍看起来很花时间，但是从整个项目过程来看，绝对要比一上来就写代码要节约时间，且这种做法可以使项目处于可控、可实现的状态。
2.代码规范。
a.设计要参数化。比如一开始的设计时钟周期是30ns，复位周期是5个时钟周期，我们可以这么写：
CLK_PERIOD = 30;
RST_MUL_TIME = 5;
RST_TIME = RST_MUL_TIME * CLK_PERIOD;
rst_n = 1'b0;
# RST_TIME rst_n = 1'b1;
# CLK_PERIOD/2 clk &= ~
如果在另一个设计中的时钟是40ns，复位周期不变，我们只需对CLK_PERIOD进行重新例化就行了，从而使得代码更加易于重用。
b.信号命名要规范化。
1) 信号名一律小写，参数用大写。
2) 对于低电平有效的信号结尾要用_n标记，如rst_n。
3) 端口信号排列要统一，一个信号只占一行，最好按输入输出及从哪个模块来到哪个模块去的关系排列，这样在后期仿真验证找错时后
方便很多。如：
//globle signal
avalon_din,
//related to avalon bus
//related to serial port input
data_ready,
avalon_dout, //related to avalon bus
4) 一个模块尽量只用一个时钟，这里的一个模块是指一个module或者是一个entity。在多时钟域的设计中涉及到跨时钟域的设计中最好有专门一个模块做时钟域的隔离。这样做可以让综合器综合出更优的结果。
5) 尽量在底层模块上做逻辑，在高层尽量做例化，顶层模块只能做例化，禁止出现任何胶连逻辑（glue logic），哪怕仅仅是对某个信号取反。理由同上。
6) 在FPGA的设计上禁止用纯组合逻辑产生latch，带D触发器的latch的是允许的，比如配置寄存器就是这种类型。
7) 一般来说，进入FPGA的信号必须先同步，以提高系统工作频率（板级）。
8) 所有模块的输出都要寄存器化，以提高工作频率，这对设计做到时序收敛也是极有好处的。
9) 除非是低功耗设计，不然不要用门控时钟--这会增加设计的不稳定性，在要用到门控时钟的地方，也要将门控信号用时钟的下降沿 打一拍再输出与时钟相与。
clk_gate_en
----------------- |D
Q |------------------|
gate_clk_out
---------|
)---------------o |&
------------------------------------
10)禁止用计数器分频后的信号做其它模块的时钟，而要用改成时钟使能的方式，否则这种时钟满天飞的方式对设计的可靠性极为不利，也大大增加了静态时序分析的复杂性。如FPGA的输入时钟是25M的，现在系统内部要通过RS232与PC通信，要以rs232_1xclk的速率发送数据。
不要这样做：
always (posedge rs232_1xclk or negedge rst_n)
而要这样做：
always (posedge clk_25m or negedge rst_n)
begin...else if ( rs232_1xclk == 1'b1 )...
11)状态机要写成3段式的(这是最标准的写法)，即
always @(posedge clk or negedge rst_n)
... current_state &= next_
always @ (current_state ...)
case(current_state)
next_state = s2;
always @(posedge clk or negedge rst_n)
a &= 1'b0;
c &= 1'b0;
c &= 1'b0;//赋默认值
case(current_state)
s1: a &= 1'b0;
//由于上面赋了默认值，这里就不用再对b、c赋值了
s2: b &= 1'b1;
s3: c &= 1'b1;
3.ALTERA参考设计准则
1) Ensure Clock, Preset, and Clear configurations are free of glitches.
2) Never use Clocks consisting of more than one level of combinatorial logic.
3) Carefully calculate setup times and hold times for multi-Clock systems.
4) Synchronize signals between flipflops in multi-Clock systems whenthe setup and hold time requirements cannot be met.
5) Ensure that Preset and Clear signals do not contain race conditions.
6) Ensure that no other internal race conditions exist.
7) Register all glitch-sensitive outputs.
8) Synchronize all asynchronous inputs.
9) Never rely on delay chains for pin-to-pin or internal delays.
10)Do not rely on Power-On Reset. Use a master Reset pin to clear all flipflops.
11)Remove any stuck states from state machines or synchronous logic.
其它方面的规范一时没有想到，想到了再写，也欢迎大家补充。３／如何提高电路工作频率
对于设计者来说，我们当然希望我们设计的电路的工作频率（在这里如无特别说明，工作频率指FPGA片内的工作频率）尽量高。我们也经常听说用资源换速度，用流水的方式可以提高工作频率，这确实是一个很重要的方法，今天我想进一步去分析该如何提高电路的工作频率。
我们先来分析下是什么影响了电路的工作频率。
我们电路的工作频率主要与寄存器到寄存器之间的信号传播时延及clock skew有关。在FPGA内部如果时钟走长线的话，clock skew很小，基本上可以忽略, 在这里为了简单起见，我们只考虑信号的传播时延的因素。
信号的传播时延包括寄存器的开关时延、走线时延、经过组合逻辑的时延（这样划分或许不是很准确，不过对分析问题来说应该是没有可以的），要提高电路的工作频率，我们就要在这三个时延中做文章，使其尽可能的小。
我们先来看开关时延，这个时延是由器件物理特性决定的，我们没有办法去改变，所以我们只能通过改变走线方式和减少组合逻辑的方法来提高工作频率。
1.通过改变走线的方式减少时延。
以altera的器件为例，我们在quartus里面的timing closure floorplan可以看到有很多条条块块，我们可以将条条块块按行和按列分，每一个条块代表1个LAB，每个LAB里有8个或者是10个LE。它们的走线时延的关系如下：同一个LAB中（最快） & 同列或者同行 & 不同行且不同列。
我们通过给综合器加适当的约束（不可贪心，一般以加5%裕量较为合适，比如电路工作在100Mhz，则加约束加到105Mhz就可以了，贪心效果反而不好，且极大增加综合时间）可以将相关的逻辑在布线时尽量布的靠近一点，从而减少走线的时延。（注：约束的实现不完全是通过改进布局布线方式去提高工作频率，还有其它的改进措施）
2.通过减少组合逻辑的减少时延。
上面我们讲了可以通过加约束来提高工作频率，但是我们在做设计之初可万万不可将提高工作频率的美好愿望寄托在加约束上，我们要通过合理的设计去避免出现大的组合逻辑，从而提高电路的工作频率，这才能增强设计的可移植性，才可以使得我们的设计在移植到另一同等速度级别的芯片时还能使用。
我们知道，目前大部分FPGA都基于4输入LUT的，如果一个输出对应的判断条件大于四输入的话就要由多个LUT级联才能完成，这样就引入一级组合逻辑时延，我们要减少组合逻辑，无非就是要输入条件尽可能的少，，这样就可以级联的LUT更少，从而减少了组合逻辑引起的时延。
我们平时听说的流水就是一种通过切割大的组合逻辑（在其中插入一级或多级D触发器，从而使寄存器与寄存器之间的组合逻辑减少）来提高工作频率的方法。比如一个32位的计数器，该计数器的进位链很长，必然会降低工作频率，我们可以将其分割成4位和8位的计数，每当4位的计数器计到15后触发一次8位的计数器，这样就实现了计数器的切割，也提高了工作频率。
在状态机中，一般也要将大的计数器移到状态机外，因为计数器这东西一般是经常是大于4输入的，如果再和其它条件一起做为状态的跳变判据的话，必然会增加LUT的级联，从而增大组合逻辑。以一个6输入的计数器为例，我们原希望当计数器计到111100后状态跳变，现在我们将计数器放到状态机外，当计数器计到111011后产生个enable信号去触发状态跳变，这样就将组合逻辑减少了。
上面说的都是可以通过流水的方式切割组合逻辑的情况，但是有些情况下我们是很难去切割组合逻辑的，在这些情况下我们又该怎么做呢？
状态机就是这么一个例子，我们不能通过往状态译码组合逻辑中加入流水。如果我们的设计中有一个几十个状态的状态机，它的状态译码逻辑将非常之巨大，毫无疑问，这极有可能是设计中的关键路径。那我们该怎么做呢？还是老思路，减少组合逻辑。我们可以对状态的输出进行分析，对它们进行重新分类，并根据这个重新定义成一组组小状态机，通过对输入进行选择(case语句)并去触发相应的小状态机，从而实现了将大的状态机切割成小的状态机。在ATA6的规范中（硬盘的标准），输入的命令大概有20十种，每一个命令又对应很多种状态，如果用一个大的状态机（状态套状态）去做那是不可想象的，我们可以通过case语句去对命令进行译码，并触发相应的状态机，这样做下来这一个模块的频率就可以跑得比较高了。
总结：提高工作频率的本质就是要减少寄存器到寄存器的时延，最有效的方法就是避免出现大的组合逻辑，也就是要尽量去满足四输入的条件，减少LUT级联的数量。我们可以通过加约束、流水、切割状态的方法提高工作频率。４／　做逻辑的难点在于系统结构设计和仿真验证
刚去公司的时候BOSS就和我讲，做逻辑的难点不在于RTL级代码的设计，而在于系统结构设计和仿真验证方面。目前国内对可综合的设计强调的比较多，而对系统结构设计和仿真验证方面似乎还没有什么资料，这或许也从一个侧面反映了国内目前的设计水平还比较低下吧。
以前在学校的时候，总是觉得将RTL级代码做好就行了，仿真验证只是形式而已，所以对HDL的行为描述方面的语法不屑一顾，对testbench也一直不愿意去学--因为觉得画波形图方便；对于系统结构设计更是一点都不懂了。
到了公司接触了些东西才发现完全不是这样。
其实在国外，花在仿真验证上的时间和人力大概是花在RTL级代码上的两倍，现在仿真验证才是百万门级芯片设计的关键路径。仿真验证的难点主要在于怎么建模才能完全和准确地去验证设计的正确性（主要是提高代码覆盖），在这过程中，验证速度也是很重要的。
验证说白了也就是怎么产生足够覆盖率的激励源，然后怎么去检测错误。我个人认为，在仿真验证中，最基本就是要做到验证的自动化。这也是为什么我们要写testbench的原因。在我现在的一个设计中，每次跑仿真都要一个小时左右（这其实算小设计）。由于画波形图无法做到验证自动化，如果用通过画波形图来仿真的话，一是画波形会画死（特别是对于算法复杂的、输入呈统计分布的设计），二是看波形图要看死，三是检错率几乎为零。
那么怎么做到自动化呢？我个人的水平还很有限，只能简单地谈下BFM（bus function model，总线功能模型）。
以做一个MAC的core为例（背板是PCI总线），那么我们需要一个MAC_BFM和PCI_BFM及PCI_BM（PCI behavior model）。MAC_BFM的主要功能是产生以太网帧(激励源），随机的长度和帧头，内容也是随机的,在发送的同时也将其复制一份到PCI_BM中；PCI_BFM的功能则是仿PCI总线的行为，比如被测收到了一个正确帧后会向PCI总线发送一个请求，PCI_BFM则会去响应它，并将数据收进来；PCI_BM的主要功能是将MAC_BFM发送出来的东西与PCI_BFM接收到的东西做比较，由于它具有了MAC_BFM的发送信息和PCI_BFM的接收信息，只要设计合理，它总是可以自动地、完全地去测试被测是否工作正常，从而实现自动检测。
华为在仿真验证方面估计在国内来说是做的比较好的，他们已建立起了比较好的验证平台，大部分与通信有关的BFM都做好了，听我朋友说，现在他们只需要将被测放在测试平台中，并配置好参数，就可以自动地检测被测功能的正确与否。
在功能仿真做完后，由于我们做在是FPGA的设计，在设计时已经基本保证RTL级代码在综合结果和功能仿真结果的一致性，只要综合布局布线后的静态时序报告没有违反时序约束的警告，就可以下到板子上去调试了。事实上，在华为中兴，他们做FPGA的设计时也是不做时序仿真的，因为做时序仿真很花时间，且效果也不见得比看静态时序分析报告好。
当然了，如果是ASIC的设计话，它们的仿真验证的工作量要大一些，在涉及到多时钟域的设计时，一般还是做后仿的。不过在做后仿之前，也一般会先用形式验证工具和通过静态时序分序报告去查看有没有违反设计要求的地方，这样做了之后，后仿的工作量可以小很多。
在HDL语言方面，国内语言很多人都在争论VHDL和verilog哪个好，其实我个人认为这并没有多大的意义，外面的大公司基本上都是用verilog在做RTL级的代码，所以还是建议大家尽量学verilog。在仿真方面，由于VHDL在行为级建模方面弱于verilog，用VHDL做仿真模型的很少，当然也不是说verilog就好，其实verilog在复杂的行为级建模方面的能力也是有限的，比如目前它还不支持数组。在一些复杂的算法设计中，需要高级语言做抽象才能描述出行为级模型。在国外，仿真建模很多都是用System C和E语言，用verilog的都算是很落后的了，国内华为的验证平台好像是用System C写。
在系统结构设计方面，由于我做的设计还不够大，还谈不上什么经验，只是觉得必须要具备一些计算机系统结构的知识才行。划分的首要依据是功能，之后是选择合适的总线结构、存储结构和处理器架构，通过系统结构划分要使各部分功能模块清晰，易于实现。这一部分我想过段时间有一点体会了再和大家分享，就先不误导大家了。上拉电阻的作用上拉电阻：1、当TTL电路驱动COMS电路时，如果TTL电路输出的高电平低于COMS电路的最低高电平（一般为3.5V），这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。2、OC门电路必须加上拉电阻，才能使用。3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。4、在COMS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。上拉电阻阻值的选择原则包括:1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。3、对于高速电路，过大的上拉电阻可能边沿变平缓。综合考虑以上三点,通常在1k到10k之间选取。对下拉电阻也有类似道理对上拉电阻和下拉电阻的选择应结合开关管特性和下级电路的输入特性进行设定，主要需要考虑以下几个因素：1． 驱动能力与功耗的平衡。以上拉电阻为例，一般地说，上拉电阻越小，驱动能力越强，但功耗越大，设计是应注意两者之间的均衡。2． 下级电路的驱动需求。同样以上拉电阻为例，当输出高电平时，开关管断开，上拉电阻应适当选择以能够向下级电路提供足够的电流。3． 高低电平的设定。不同电路的高低电平的门槛电平会有不同，电阻应适当设定以确保能输出正确的电平。以上拉电阻为例，当输出低电平时，开关管导通，上拉电阻和开关管导通电阻分压值应确保在零电平门槛之下。4． 频率特性。以上拉电阻为例，上拉电阻和开关管漏源级之间的电容和下级电路之间的输入电容会形成RC延迟，电阻越大，延迟越大。上拉电阻的设定应考虑电路在这方面的需求。下拉电阻的设定的原则和上拉电阻是一样的。OC门输出高电平时是一个高阻态，其上拉电流要由上拉电阻来提供，设输入端每端口不大于100uA,设输出口驱动电流约500uA，标准工作电压是5V，输入口的高低电平门限为0.8V(低于此值为低电平)；2V(高电平门限值)。选上拉电阻时：500uA x 8.4K= 4.2即选大于8.4K时输出端能下拉至0.8V以下，此为最小阻值，再小就拉不下来了。如果输出口驱动电流较大，则阻值可减小，保证下拉时能低于0.8V即可。当输出高电平时，忽略管子的漏电流，两输入口需200uA200uA x15K='3V'即上拉电阻压降为3V，输出口可达到2V，此阻值为最大阻值，再大就拉不到2V了。选10K可用。COMS门的可参考74HC系列设计时管子的漏电流不可忽略，IO口实际电流在不同电平下也是不同的，上述仅仅是原理，一句话概括为：输出高电平时要喂饱后面的输入口，输出低电平不要把输出口喂撑了（否则多余的电流喂给了级联的输入口，高于低电平门限值就不可靠了）在数字电路中不用的输入脚都要接固定电平，通过1k电阻接高电平或接地。1. 电阻作用：l 接电组就是为了防止输入端悬空l 减弱外部电流对芯片产生的干扰l 保护cmos内的保护二极管,一般电流不大于10mAl 上拉和下拉、限流l 1. 改变电平的电位，常用在TTL-CMOS匹配2. 在引脚悬空时有确定的状态3.增加高电平输出时的驱动能力。4、为OC门提供电流l 那要看输出口驱动的是什么器件，如果该器件需要高电压的话，而输出口的输出电压又不够，就需要加上拉电阻。l 如果有上拉电阻那它的端口在默认值为高电平你要控制它必须用低电平才能控制如三态门电路三极管的集电极，或二极管正极去控制把上拉电阻的电流拉下来成为低电平。反之，l 尤其用在接口电路中,为了得到确定的电平,一般采用这种方法,以保证正确的电路状态,以免发生意外,比如,在电机控制中,逆变桥上下桥臂不能直通,如果它们都用同一个单片机来驱动,必须设置初始状态.防止直通!2、定义：l 上拉就是将不确定的信号通过一个电阻嵌位在高电平！电阻同时起限流作用！下拉同理！l 上拉是对器件注入电流，下拉是输出电流l 弱强只是上拉电阻的阻值不同，没有什么严格区分l 对于非集电极（或漏极）开路输出型电路（如普通门电路）提升电流和电压的能力是有限的，上拉电阻的功能主要是为集电极开路输出型电路输出电流通道。3、为什么要使用拉电阻：l 一般作单键触发使用时，如果IC本身没有内接电阻，为了使单键维持在不被触发的状态或是触发后回到原状态，必须在IC外部另接一电阻。l 数字电路有三种状态：高电平、低电平、和高阻状态，有些应用场合不希望出现高阻状态，可以通过上拉电阻或下拉电阻的方式使处于稳定状态，具体视设计要求而定！l 一般说的是I/O端口，有的可以设置，有的不可以设置，有的是内置，有的是需要外接，I/O端口的输出类似与一个三极管的C，当C接通过一个电阻和电源连接在一起的时候，该电阻成为上C拉电阻，也就是说，如果该端口正常时为高电平，C通过一个电阻和地连接在一起的时候，该电阻称为下拉电阻，使该端口平时为低电平，作用吗：比如：当一个接有上拉电阻的端口设为输如状态时，他的常态就为高电平，用于检测低电平的输入。l 上拉电阻是用来解决总线驱动能力不足时提供电流的。一般说法是拉电流，下拉电阻是用来吸收电流的，也就是你同学说的灌电流有可商讨的地方。1 、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。电阻串联才是实现阻抗匹配的好方法。通常线阻的数量级都在几十ohm，如果加上下拉的话，功耗太大。电阻串联和拉电阻都是阻抗匹配的方法，只是使用范围不同，依电路工作频率而定21、当TTL电路驱动COMS电路时，如果TTL电路输出的高电平低于COMS电路的最低高电平（一般为3.5V），这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。不建议采用这种方法。缺点有2。1 TTL输出地电平时，功耗大。2TTL 输出高电平时，上拉电源可能会有电流灌到TTL电路的电源，影响系统稳定性。3 3、对于高速电路，过大的上拉电阻可能边沿变平缓。应该不会。做输入时，上拉电阻又不吸收电流。做输出时，驱动电流为 电路输出电流+上拉通道输出电流。 电阻的容性特征很小，可忽略。4 2． 下级电路的驱动需求。同样以上拉电阻为例，当输出高电平时，开关管断开，上拉电阻应适当选择以能够向下级电路提供足够的电流。当输出高电平时，开关管怎么回关断呢? CMOS电路的输出级基本上是推拉时。输出地电平时，下面的MOSFET关断，上面的导通。高电平时反过来。该条只适合OC电路。关于ASIC、CPLD和FPGA介绍ASIC（Application Specific Intergrated Circuits）即专用集成电路，是指应特定用户要求和特定电子系统的需要而设计、制造的集成电路。目前用CPLD（复杂可编程逻辑器件）和FPGA（现场可编程逻辑阵列）来进行ASIC设计是最为流行的方式之一，它们的共性是都具有用户现场可编程特性，都支持边界扫描技术，但两者在集成度、速度以及编程方式上具有各自的特点。ASIC的特点是面向特定用户的需求，品种多、批量少，要求设计和生产周期短，它作为集成电路技术与特定用户的整机或系统技术紧密结合的产物，与通用集成电路相比具有体积更小、重量更轻、功耗更低、可靠性提高、性能提高、保密性增强、成本降低等优点。FPGA（现场可编程门阵列）是专用集成电路（ASIC）中集成度最高的一种，用户可对FPGA内部的逻辑模块和I/O模块重新配置，以实现用户的逻辑，因而也被用于对CPU的模拟。用户对FPGA的编程数据放在Flash芯片中，通过上电加载到FPGA中，对其进行初始化。也可在线对其编程，实现系统在线重构，这一特性可以构建一个根据计算任务不同而实时定制的CPU，这是当今研究的热门领域。FPGA与CPLD的区别系统的比较,与大家共享：尽管FPGA和CPLD都是可编程ASIC器件,有很多共同特点,但由于CPLD和FPGA结构上的差异,具有各自的特点:①CPLD更适合完成各种算法和组合逻辑,FP GA更适合于完成时序逻辑。换句话说,FPGA更适合于触发器丰富的结构,而CPLD更适合于触发器有限而乘积项丰富的结构。②CPLD的连续式布线结构决定了它的时序延迟是均匀的和可预测的,而FPGA的分段式布线结构决定了其延迟的不可预测性。③在编程上FPGA比CPLD具有更大的灵活性。CPLD通过修改具有固定内连电路的逻辑功能来编程,FPGA主要通过改变内部连线的布线来编程;FP GA可在逻辑门下编程,而CPLD是在逻辑块下编程。④FPGA的集成度比CPLD高,具有更复杂的布线结构和逻辑实现。⑤CPLD比FPGA使用起来更方便。CPLD的编程采用E2PROM或FASTFLASH技术,无需外部存储器芯片,使用简单。而FPGA的编程信息需存放在外部存储器上,使用方法复杂。⑥CPLD的速度比FPGA快,并且具有较大的时间可预测性。这是由于FPGA是门级编程,并且CLB之间采用分布式互联,而CPLD是逻辑块级编程,并且其逻辑块之间的互联是集总式的。⑦在编程方式上,CPLD主要是基于E2PROM或FLASH存储器编程,编程次数可达1万次,优点是系统断电时编程信息也不丢失。CPLD又可分为在编程器上编程和在系统编程两类。FPGA大部分是基于SRAM编程,编程信息在系统断电时丢失,每次上电时,需从器件外部将编程数据重新写入SRAM中。其优点是可以编程任意次,可在工作中快速编程,从而实现板级和系统级的动态配置。⑧CPLD保密性好,FPGA保密性差。⑨一般情况下,CPLD的功耗要比FPGA大,且集成度越高越明显。随著复杂可编程逻辑器件(CPLD)密度的提高,数字器件设计人员在进行大型设计时,既灵活又容易,而且产品可以很快进入市场。许多设计人员已经感受到CPLD容易使用、时序可预测和速度高等优点,然而,在过去由于受到CPLD密度的限制,他们只好转向FPGA和ASIC。现在,设计人员可以体会到密度高达数十万门的CPLD所带来的好处。CPLD结构在一个逻辑路径上采用1至16个乘积项,因而大型复杂设计的运行速度可以预测。因此,原有设计的运行可以预测,也很可靠,而且修改设计也很容易。CPLD在本质上很灵活、时序简单、路由性能极好,用户可以改变他们的设计同时保持引脚输出不变。与FPGA相比,CPLD的I/O更多,尺寸更小。如今,通信系统使用很多标准,必须根据客户的需要配置设备以支持不同的标准。CPLD可让设备做出相应的调整以支持多种协议,并随著标准和协议的演变而改变功能。这为系统设计人员带来很大的方便,因为在标准尚未完全成熟之前他们就可以著手进行硬件设计,然后再修改代码以满足最终标准的要求。CPLD的速度和延迟特性比纯软件方案更好,它的NRE费用低於ASIC,更灵活,产品也可以更快入市。CPLD可编程方案的优点如下：●逻辑和存储器资源丰富(Cypress Delta39K200的RAM超过480 Kb)●带冗余路由资源的灵活时序模型●改变引脚输出很灵活●可以装在系统上后重新编程●I/O数目多●具有可保证性能的集成存储器控制逻辑●提供单片CPLD和可编程PHY方案由于有这些优点,设计建模成本低,可在设计过程的任一阶段添加设计或改变引脚输出,可以很快上市CPLD的结构CPLD是属於粗粒结构的可编程逻辑器件。它具有丰富的逻辑资源(即逻辑门与寄存器的比例高)和高度灵活的路由资源。CPLD的路由是连接在一起的,而FPGA的路由是分割开的。FPGA可能更灵活,但包括很多跳线,因此速度较CPLD慢。CPLD以群阵列（array of clusters）的形式排列,由水平和垂直路由通道连接起来。这些路由通道把信号送到器件的引脚上或者传进来,并且把CPLD内部的逻辑群连接起来。CPLD之所以称作粗粒,是因为,与路由数量相比,逻辑群要大得到。CPLD的逻辑群比FPGA的基本单元大得多,因此FPGA是细粒的。CPLD的功能块CPLD最基本的单元是宏单元。一个宏单元包含一个寄存器(使用多达16个乘积项作为其输入)及其它有用特性。因为每个宏单元用了16个乘积项,因此设计人员可部署大量的组合逻辑而不用增加额外的路径。这就是为何CPLD被认为是“逻辑丰富”型的。宏单元以逻辑模块的形式排列(LB),每个逻辑模块由16个宏单元组成。宏单元执行一个AND操作,然后一个OR操作以实现组合逻辑。每个逻辑群有8个逻辑模块,所有逻辑群都连接到同一个可编程互联矩阵。每个群还包含两个单端口逻辑群存储器模块和一个多端口通道存储器模块。前者每模块有8,192b存储器,后者包含4,096b专用通信存储器且可配置为单端口、多端口或带专用控制逻辑的FIFO。CPLD有什麽好处？I/O数量多CPLD的好处之一是在给定的器件密度上可提供更多的I/O数,有时甚至高达70%。时序模型简单CPLD优于其它可编程结构之处在于它具有简单且可预测的时序模型。这种简单的时序模型主要应归功于CPLD的粗粒度特性。CPLD可在给定的时间内提供较宽的相等状态,而与路由无关。这一能力是设计成功的关键,不但可加速初始设计工作,而且可加快设计调试过程。粗粒CPLD结构的优点CPLD是粗粒结构,这意味著进出器件的路径经过较少的开关,相应地延迟也小。因此,与等效的FPGA相比,CPLD可工作在更高的频率,具有更好的性能。CPLD的另一个好处是其软件编译快,因为其易于路由的结构使得布放设计任务更加容易执行。细粒FPGA结构的优点FPGA是细粒结构,这意味著每个单元间存在细粒延迟。如果将少量的逻辑紧密排列在一起,FPGA的速度相当快。然而,随著设计密度的增加,信号不得不通过许多开关,路由延迟也快速增加,从而削弱了整体性能。CPLD的粗粒结构却能很好地适应这一设计布局的改变。灵活的输出引脚CPLD的粗粒结构和时序特性可预测,因此设计人员在设计流程的后期仍可以改变输出引脚,而时序仍保持不变。为什么CPLD和FPGA需要不同的逻辑设计技巧？FPGA是细粒器件,其基本单元和路由结构都比CPLD的小。FPGA是“寄存器丰富”型的(即其寄存器与逻辑门的比例高),而CPLD正好相反,它是“逻辑丰富”型的。很多设计人员偏爱CPLD是因为它简单易用和高速的优点。CPLD更适合逻辑密集型应用,如状态机和地址解码器逻辑等。而FPGA则更适用于CPU和DSP等寄存器密集型设计。新的CPLD封装CPLD有多种密度和封装类型,包括单芯片自引导方案。自引导方案在单个封装内集成了FLASH存储器和CPLD,无须外部引导单元,从而可降低设计复杂性并节省板空间。在给定的封装尺寸内,有更高的器件密度共享引脚输出。这就为设计人员提供了“放大”设计的便利,而无须更改板上的引脚输出。CPLD的功耗与同样密度的FPGA相比,CPLD的待机功耗更低。CPLD FPGA （待机电流（在Vcc 为1.8V时））50K 300μA 200mA100K 600μA 200mA200K 1.25mA 300mACPLD特别适合那些要求低功耗和低温度的电池供电应用,像手持设备。许多设计人员都熟悉传统的PLD,并喜欢这种结构所固有的灵活性和易用性。CPLD为ASIC和FPGA设计人员提供了一种很好的替代方案,可让他们以更简单、方便易用的结构实现其设计。CPLD现已达到数十万门的密度,并可提供当今通信设计所需的高性能。大于50万门的设计仍需ASIC和FPGA,但对于小型设计,CPLD不失为一个高性价比的替代方案。FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个新概念,内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。FPGA的基本特点主要有：1）采用FPGA设计ASIC电路,用户不需要投片生产,就能得到合用的芯片。2）FPGA可做其它全定制或半定制ASIC电路的中试样片。3）FPGA内部有丰富的触发器和I／O接地技术讨论前段时间和liugx探讨了一下关于模拟地和数字地的处理（参见帖子/bbs/DetailTopic_new.asp?topicid=3016&ForumID=10），然后觉得应该把自己对接地技术的体会写出来，放到论坛上来个抛砖引玉，呵呵。采用Q&A的方式，这样也方便汇总和加入后续的问题，讨论和解答。Q1：为什么要接地?Answer：接地技术的引入最初是为了防止电力或电子等设备遭雷击而采取的保护性措施，目的是把雷电产生的雷击电流通过避雷针引入到大地，从而起到保护建筑物的作用。同时，接地也是保护人身安全的一种有效手段，当某种原因引起的相线（如电线绝缘不良，线路老化等）和设备外壳碰触时，设备的外壳就会有危险电压产生，由此生成的故障电流就会流经PE线到大地，从而起到保护作用。随着电子通信和其它数字领域的发展，在接地系统中只考虑防雷和安全已远远不能满足要求了。比如在通信系统中，大量设备之间信号的互连要求各设备都要有一个基准‘地’作为信号的参考地。而且随着电子设备的复杂化，信号频率越来越高，因此，在接地设计中，信号之间的互扰等电磁兼容问题必须给予特别关注，否则，接地不当就会严重影响系统运行的可靠性和稳定性。最近，高速信号的信号回流技术中也引入了“地”的概念。Q2：接地的定义Answer: 在现代接地概念中、对于线路工程师来说，该术语的含义通常是‘线路电压的参考点’；对于系统设计师来说，它常常是机柜或机架；对电气工程师来说，它是绿色安全地线或接到大地的意思。一个比较通用的定义是“接地是电流返回其源的低阻抗通道”。注意要求是”低阻抗”和“通路”。Q3：常见的接地符号Answer: PE,PGND,FG－保护地或机壳；BGND或DC-RETURN－直流－48V(+24V)电源（电池）回流；GND－工作地；DGND－数字地；AGND－模拟地；LGND－防雷保护地Q4：合适的接地方式Answer: 接地有多种方式，有单点接地，多点接地以及混合类型的接地。而单点接地又分为串联单点接地和并联单点接地。一般来说，单点接地用于简单电路，不同功能模块之间接地区分，以及低频（f&1MHz）电子线路。当设计高频（f&10MHz）电路时就要采用多点接地了或者多层板（完整的地平面层）。Q5：信号回流和跨分割的介绍Answer：对于一个电子信号来说，它需要寻找一条最低阻抗的电流回流到地的途径，所以如何处理这个信号回流就变得非常的关键。第一，根据公式可以知道，辐射强度是和回路面积成正比的，就是说回流需要走的路径越长，形成的环越大，它对外辐射的干扰也越大，所以，PCB布板的时候要尽可能减小电源回路和信号回路面积。第二，对于一个高速信号来说，提供有好的信号回流可以保证它的信号质量，这是因为PCB上传输线的特性阻抗一般是以地层（或电源层）为参考来计算的，如果高速线附近有连续的地平面，这样这条线的阻抗就能保持连续，如果有段线附近没有了地参考，这样阻抗就会发生变化，不连续的阻抗从而会影响到信号的完整性。所以，布线的时候要把高速线分配到靠近地平面的层，或者高速线旁边并行走一两条地线，起到屏蔽和就近提供回流的功能。第三，为什么说布线的时候尽量不要跨电源分割，这也是因为信号跨越了不同电源层后，它的回流途径就会很长了，容易受到干扰。当然，不是严格要求不能跨越电源分割，对于低速的信号是可以的，因为产生的干扰相比信号可以不予关心。对于高速信号就要认真检查，尽量不要跨越，可以通过调整电源部分的走线。（这是针对多层板多个电源供应情况说的）Q6：为什么要将模拟地和数字地分开，如何分开?Answer：模拟信号和数字信号都要回流到地，因为数字信号变化速度快，从而在数字地上引起的噪声就会很大，而模拟信号是需要一个干净的地参考工作的。如果模拟地和数字地混在一起，噪声就会影响到模拟信号。一般来说，模拟地和数字地要分开处理，然后通过细的走线连在一起，或者单点接在一起。总的思想是尽量阻隔数字地上的噪声窜到模拟地上。当然这也不是非常严格的要求模拟地和数字地必须分开，如果模拟部分附近的数字地还是很干净的话可以合在一起。Q7：单板上的信号如何接地?Answer：对于一般器件来说，就近接地是最好的，采用了拥有完整地平面的多层板设计后，对于一般信号的接地就非常容易了，基本原则是保证走线的连续性，减少过孔数量；靠近地平面或者电源平面，等等。Q8：单板的接口器件如何接地?Answer：有些单板会有对外的输入输出接口，比如串口连接器，网口RJ45连接器等等，如果对它们的接地设计得不好也会影响到正常工作，例如网口互连有误码，丢包等，并且会成为对外的电磁干扰源，把板内的噪声向外发送。一般来说会单独分割出一块独立的接口地，与信号地的连接采用细的走线连接，可以串上0欧姆或者小阻值的电阻。细的走线可以用来阻隔信号地上噪音过到接口地上来。同样的，对接口地和接口电源的滤波也要认真考虑。【分享】如果您觉得本文有用，请点击右上角“…”扩散到朋友圈！ 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