为什么在verilog中要定义wire?_百度知道
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为什么在verilog中要定义wire?
两者差别很大，完全不能取消。在Verilog中，wire永远是wire，就是相当于一条连线，用来连接电路，不能存储数据，无驱动能力，是组合逻辑,只能在assign左侧赋值，不能在always @ 中赋值；但reg可以综合成register，latch，甚至wire(当其只是中间变量的时候)，可以用于组合逻辑或者时序逻辑，能存储数据，有驱动能力，在always @模块表达式左侧被赋值。两个共同具有性质：都能用于assign与always @模块表达式的右侧。
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..)。元件例化时候的输出必须用wire例如：ram
u_ram(.。所以你尝试着用always语句对wire变量赋值。综合器就会报错。那么你可能会问。assign c =a&&b不是就是对wire的赋值吗？其实并非如此..assign and_result =a&&b;你可以试试把wire定义成reg。综合器会报错。第二有几种情况变量需要定义成wire。只做连线，wire本身是不带逻辑性的，所以输入什么输出就是什么。第一。assign 语句例如：reg
a..。综合器综合时将a&&b综合成ab经过一个与门。而c只是连接到与门输出的线。正真综合出与门的是&&。而不是c..;wire按照国外的教材上面的定义：wire为无逻辑连线.out(dout);wire and_result,b
本回答被提问者采纳
这个，wire通俗的理解就是线，难道你在设计电路的时候不需要用线将各个设计模块或者设计模块的内部信号连接起来~？？？？
totga高手啊
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