【图文】第四章 扰码与解码_百度文库
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第四章 扰码与解码
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&&第​四​章​ ​扰​码​与​解​码
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你可能喜欢基于CPLD的扰码解扰码器设计；本文从光纤传输系统的线路码型出发，介绍了扰码解扰；关键字：扰码解扰码CPLDm序列；在数字通信中，当数据信息连“0”码或者连&quo；扰码器（包括自同步扰码器和外同步扰码器）实际上是；本文设计的扰码和解扰码器采用FPGA实现；图1FPGA开发流程图；使用CPLD可以轻松实现m序列信号发生器，对信息；图2FPGA实现扰码和解扰码
基于CPLD的扰码解扰码器设计
本文从光纤传输系统的线路码型出发，介绍了扰码解扰码器的原理，m序列产生原理，着重介绍了基于CPLD的扰码解扰码器设计方案，给出了仿真波形和源程序。
关键字：扰码 解扰码CPLD
在数字通信中，当数据信息连“0”码或者连&1&码过长将会影响接受端位定时信息的恢复质量，造成抽样判决时刻发生变化，对系统的误码率产生影响，甚至有可能接受全错的信息。采用有冗余的传输编码可以消除数据源一部分信息模式对系统性能的影响，但是要以增加传输符号速率为代价。在实际的应用中，常使用扰码器将数据源变成近似于白噪声的数据序列，以增加定时的同步信息，消除信息模式对系统误码的影响。在系统光发射机的调制之前，需要附加一个扰码器，将原始的二进制码序列加以变换，使其接近于随机序列。相应的，在光接收端的判决之后，附加一个解扰码器，以恢复原始序列。扰码与解码可以由反馈移位寄存器和对应的前馈移位寄存器实现。
扰码器（包括自同步扰码器和外同步扰码器）实际上是一种伪随机序列信号发生器，它产生的信号序列能使“0”和“1”分布均匀，这一特点正是数字光纤通信的传输特性所要求的，因此它可以在数字光纤通信传输线路码型中发挥很好作用。常用的扰码器的实现可采用小m序列进行。扰码器是在发端使用移位寄存器产生m序列，然后将信息序列跟m序列做模二加，其输出即为加扰码的随即序列。解扰码是在接收机端使用相同的扰码序列与收到的被扰信号模二加，将原信息得到恢复。
本文设计的扰码和解扰码器采用FPGA实现。与传统的电路设计方法相比，PLD （Programmable Logic Device, PLD）具有功能强大、开发周期短、投资风险小、产品上市速度快、灵活性高、可反复编程修改、易于升级、保密性能好、开发工具智能化等特点。特别是FPGA（Field Programmable GateArray）以其集成度高，开发灵活，成本适中，可完成极其复杂的时序与组合逻辑电路功能，适应于高速、高密度的高端数字逻辑电路设计的优点，使其成为当今硬件设计的首选方式之一。图1为利用FPGA开发应用程序的流程图：
FPGA开发流程图
使用CPLD可以轻松实现m序列信号发生器，对信息序列进行扰码和解扰码。本文采用Verilog HDL语言，利用ALTERA 公司的 Quartus II 7.1软件工具进行各功能模块的编程和仿真。图2为利用 FPGA实现扰码和解扰码器的框图。
FPGA实现扰码和解扰码器的框图
如图所示，待发送的信息序列与发端产生的m序列进行模二加（扰码），扰码序列通过传输信道传送到接受端，接受端通过同步模块提取位定时信息，驱动本地m序列发生器产生与发端一样的m序列，然后再跟接受到的扰码序列进行模二加，恢复原来信息。
m序列具有类似于随机信号较好的自相关特性。m序列由线反馈移位寄存器加权产生，其原理图如图3所示。根据反馈系数的取值不同，电路可以产生出各种具有不同特性的数字序列。对于一定的移位寄存器级数r，存在一些特殊的Ci取值，使得输出序列的周期达到最长，即为2?1。这样的序列被称为最长线性反馈移位寄存器序列，即m序列。采用Verilog HDL语言编程实现。
m序列产生原理图
作为测试用 ，本文设计了一个5级31位的m序列发生器，其输出的m伪随机序列作为待扰码的信息序列；设计了一个级数可调的m序列发生器作为扰码序列，通过外部拨码开关选择级数，以满足不同系统对稳定性的要求。采用Quartus II 7.1软件工具实现的顶层文件如图4所示。
clk_inNRZ_inyaoma_injishu[3..0]RST
NRZ_outyaoma_out
out_datmmm
扰码和解扰码器顶层文件
其中NRZ_in为信息输入，yaoma_out为扰码后序列输出，yaoma_in为解码器输入，jishu[3..0]为m序列发生器级数选择（4－15级），NRZ_out为内部产生的用于测试数据用的m序列，out_dat为解码后输出，mmm为扰码m序列输出。仿真图如图5所示。
图5 系统仿真图
将程序下载到EPM3256A CPLD上运行，得到了很好的效果。本设计的扰码解扰码器在CPLD上实现，简单灵活，适用性强并且可以随意定制，具有很大的应用价值。
[1] 齐洪喜，陆颖.VHDL电路设计实用教程.北京：清华大学出版社，2004 [2] 王兴亮. 数字通信原理与计数 .西安电子科技大学出版社. 2003
1. 顶层文件源程序：
module top(
//时钟输入，若频率高可调用下面ALWAYS进行分频，修改CNT参数即可
//系统内部产生的NRZ码输出
//NRZ码输入
yaoma_out,
//编码后扰码输出
//解码时扰码输入
//解码后数据输出
//M序列级数选择8-4-2-1，总共有15～4级
//复位输入
//扰码用的M序列输出
clk_ input
RST; input
NRZ_ input
[3:0] input
NRZ_ output
yaoma_ output
//分频后时钟
//中间变量，接受M序列产生的M序列 reg
//分频计数
//扰码用的M序列输出
yaoma_out = NRZ_in ^
//NRZ码与M序列异或，进行扰码 assign
out_dat = yaoma_in ^
//扰码输入与M序列异或，进行解码
( .clk(clk_in),
.outdata(NRZ_out),
.rst(RST),
//数据输入时钟
//输出数据
//启动信号
( .clk(clk_in),
.outdata(m),
.rst(RST),
.jishu(jishu),
always@(posedge clk_in) begin
cnt&=8'h0; else
cnt &= cnt+1;
if(cnt==33)
//数据输入时钟
//输出数据
//启动信号 //级数选择
cnt &= 8'h0;
clk_33 &= ~clk_33;
end end endmodule
2. m序列发生器，级数可选。
module mm( clk,
//数据输入时钟
//输出数据
//启动信号 //级数选择
//输出信号
reg [15:0]
//M序列产生的N位移位寄存器
outdata =shift_buf[0];
//M序列输出
always@(posedge clk) begin
shift_buf &=16'b1000;
//15位初始为000
包含各类专业文献、各类资格考试、中学教育、专业论文、外语学习资料、生活休闲娱乐、应用写作文书、行业资料、扰码解扰码器设计76等内容。　
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基于AHDL扰码和解扰仿真设计
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3秒自动关闭窗口基于CPLD的扰码解扰码器设计；华南师范大学通信工程梁奔山；本文从光纤传输系统的线路码型出发，介绍了扰码解扰；关键字：扰码解扰码CPLDm序列；在数字通信中，当数据信息连“0”码或者连&quo；本文设计的扰码和解扰码器采用FPGA实现；图1FPGA开发流程图；使用CPLD可以轻松实现m序列信号发生器，对信息；图2FPGA实现扰码和解扰码器的框图；如图所示，待
基于CPLD的扰码解扰码器设计
华南师范大学
本文从光纤传输系统的线路码型出发，介绍了扰码解扰码器的原理，m序列产生原理，着重介绍了基于CPLD的扰码解扰码器设计方案，给出了仿真波形和源程序。
关键字：扰码 解扰码CPLD
在数字通信中，当数据信息连“0”码或者连&1&码过长将会影响接受端位定时信息的恢复质量，造成抽样判决时刻发生变化，对系统的误码率产生影响，甚至有可能接受全错的信息。采用有冗余的传输编码可以消除数据源一部分信息模式对系统性能的影响，但是要以增加传输符号速率为代价。在实际的应用中，常使用扰码器将数据源变成近似于白噪声的数据序列，以增加定时的同步信息，消除信息模式对系统误码的影响。在系统光发射机的调制之前，需要附加一个扰码器，将原始的二进制码序列加以变换，使其接近于随机序列。相应的，在光接收端的判决之后，附加一个解扰码器，以恢复原始序列。扰码与解码可以由反馈移位寄存器和对应的前馈移位寄存器实现。
扰码器（包括自同步扰码器和外同步扰码器）实际上是一种伪随机序列信号发生器，它产生的信号序列能使“0”和“1”分布均匀，这一特点正是数字光纤通信的传输特性所要求的，因此它可以在数字光纤通信传输线路码型中发挥很好作用。常用的扰码器的实现可采用小m序列进行。扰码器是在发端使用移位寄存器产生m序列，然后将信息序列跟m序列做模二加，其输出即为加扰码的随即序列。解扰码是在接收机端使用相同的扰码序列与收到的被扰信号模二加，将原信息得到恢复。
本文设计的扰码和解扰码器采用FPGA实现。与传统的电路设计方法相比，PLD （Programmable Logic Device, PLD）具有功能强大、开发周期短、投资风险小、产品上市速度快、灵活性高、可反复编程修改、易于升级、保密性能好、开发工具智能化等特点。特别是FPGA（Field Programmable GateArray）以其集成度高，开发灵活，成本适中，可完成极其复杂的时序与组合逻辑电路功能，适应于高速、高密度的高端数字逻辑电路设计的优点，使其成为当今硬件设计的首选方式之一。图1为利用FPGA开发应用程序的流程图：
FPGA开发流程图
使用CPLD可以轻松实现m序列信号发生器，对信息序列进行扰码和解扰码。本文采用Verilog HDL语言，利用ALTERA 公司的 Quartus II 7.1软件工具进行各功能模块的编程和仿真。图2为利用 FPGA实现扰码和解扰码器的框图。
FPGA实现扰码和解扰码器的框图
如图所示，待发送的信息序列与发端产生的m序列进行模二加（扰码），扰码序列通过传输信道传送到接受端，接受端通过同步模块提取位定时信息，驱动本地m序列发生器产生与发端一样的m序列，然后再跟接受到的扰码序列进行模二加，恢复原来信息。
m序列具有类似于随机信号较好的自相关特性。m序列由线反馈移位寄存器加权产生，其原理图如图3所示。根据反馈系数的取值不同，电路可以产生出各种具有不同特性的数字序列。对于一定的移位寄存器级数r，存在一些特殊的Ci
取值，使得输出序列的周期达到最长，即为2
?1。这样的序列被称为最长线
性反馈移位寄存器序列，即m序列。采用Verilog HDL语言编程实现。
m序列产生原理图
作为测试用 ，本文设计了一个5级31位的m序列发生器，其输出的m伪随机序列作为待扰码的信息序列；设计了一个级数可调的m序列发生器作为扰码序列，通过外部拨码开关选择级数，以满足不同系统对稳定性的要求。采用Quartus II 7.1软件工具实现的顶层文件如图4所示。
clk_inNRZ_inyaoma_injishu[3..0]RST
NRZ_outyaoma_out
out_datmmm
扰码和解扰码器顶层文件
其中NRZ_in为信息输入，yaoma_out为扰码后序列输出，yaoma_in为解码器输入，jishu[3..0]为m序列发生器级数选择（4－15级），NRZ_out为内部产生的用于测试数据用的m序列，out_dat为解码后输出，mmm为扰码m序列输出。仿真图如图5所示。
图5 系统仿真图
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[1] 齐洪喜，陆颖.VHDL电路设计实用教程.北京：清华大学出版社，2004 [2] 王兴亮. 数字通信原理与计数 .西安电子科技大学出版社. 2003
1. 顶层文件源程序：
module top(
//时钟输入，若频率高可调用下面ALWAYS进行分频，修改CNT参数即可
//系统内部产生的NRZ码输出
//NRZ码输入
yaoma_out,
//编码后扰码输出
//解码时扰码输入
//解码后数据输出
//M序列级数选择8-4-2-1，总共有15～4级
//复位输入
//扰码用的M序列输出
clk_ input
RST; input
NRZ_ input
NRZ_ output
yaoma_ output
//分频后时钟
//中间变量，接受M序列产生的M序列 reg
//分频计数
//扰码用的M序列输出
yaoma_out = NRZ_in ^
//NRZ码与M序列异或，进行扰码 assign
out_dat = yaoma_in ^
//扰码输入与M序列异或，进行解码
( .clk(clk_in),
//数据输入时钟
.outdata(NRZ_out),
//输出数据
.rst(RST),
//启动信号
( .clk(clk_in),
.outdata(m),
.rst(RST),
.jishu(jishu),
always@(posedge clk_in) begin
cnt&=8'h0;
cnt &= cnt+1;
if(cnt==33)
cnt &= 8'h0;
clk_33 &= ~clk_33;
//数据输入时钟
//输出数据
//启动信号 //级数选择
2. m序列发生器，级数可选。
module mm( clk,
//数据输入时钟
//输出数据
//启动信号
//级数选择
//输出信号
reg [15:0] shift_
//M序列产生的N位移位寄存器
assign outdata =shift_buf[0];
//M序列输出
always@(posedge clk) begin
shift_buf &=16'b1000;
//15位初始为000
包含各类专业文献、专业论文、生活休闲娱乐、外语学习资料、幼儿教育、小学教育、59基于CPLD的扰码解扰码器设计等内容。　
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传输与处理综合设计
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