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数字逻辑考试及答案
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淘豆网网友近日为您收集整理了关于《数字逻辑》复习题库含答案（大学期末复习资料）的文档，希望对您的工作和学习有所帮助。以下是文档介绍：华中师范大学网络学院《数字逻辑》复习题库一、选择题1.和二进制数(.001)等值的十六进制数学是()。A.337.2B.637.2C.1467.1D.c37.42.是8421BCD码的是()A.C..和二进制码1100对应的格雷码是()A.C..和逻辑式ABCA?__相等的式子是()A.ABCB.1+BCC.AD.BCA?___5.若干个具有三态输出的电路输出端接到一点工作时,必须保证()A.任何时候最多只能有一个电路处于三态,其余应处于工作态。B.任何时候最多只能有一个电路处于工作态,其余应处于三态。C.任何时候至少要有两个或三个以上电路处于工作态。D.以上说法都不正确。6.A+B+C+__A+A__B=()A.AB.__AC.1D.A+B+C7.下列等式不成立的是()A.BABAA???__B.(A+B)(A+C)=A+BCC.AB+AC+BC=AB+BCD.1________????BAABBABA8.)(F,)6,5,4,3,2,1,0(C)B,,F(A???则mA.ABCB.A+.______CBA??D.______CBA9.欲对全班53个同学以二进制代码编码表示,最少需要二进制的位数是()A.5B.6C.10D.5310.一块数据选择器有三个地址输入端,则它的数据输入端应有()。A.3B.6C.8D.111.或非门构成的基本RS触发器,输入端SR的约束条件是()A.SR=0B.SR=1C.1____??RSD.0____??RS12.在同步方式下,JK触发器的现态Qn=0,要使Qn+1=1,则应使()。A.J=K=0B.J=0,K=1C.J=1,K=XD.J=0,K=X13.一个T触发器,在T=1时,来一个时钟脉冲后,则触发器()。A.保持原态B.置0C.置1D.翻转14.在CP作用下,欲使D触发器具有Qn+1=__nQ的功能,其D端应接()A.1B.0C.nQD.__nQ15.一片四位二进制译码器,它的输出函数有()A.1个B.8个C.10个D.16个16.比较两个两位二进制数A=A1A0和B=B1B0,当A&B时输出F=1,则F的表达式是()。A.__11BAF?B.__01__01BBAAF???C.__00_________11__11BABABAF???D.__00__11BABAF???17.相同计数模的异步计数器和同步计数器相比,一般情况下()A.驱动方程简单B.使用触发器的个数少C.工作速度快D.以上说法都不对18.测得某逻辑门输入A、B和输出F的波形如下图,则F(A,B)的表达式是()A.F=ABB.F=A+BC.BAF??D.__BAF?ABF19.Moore和Mealy型时序电路的本质区别是()A.没有输入变量B.当时的输出只和当时电路的状态有关,和当时的输入无关C.没有输出变量D.当时的输出只和当时的输入有关,和当时的电路状态无关20.n级触发器构成的环形计数器,其有效循环的状态数为()A.n个B.2n个C.2n-1个D.2n个21.ROM电路由地址译码器和存储体构成,若译码器有十个地址输入线,则最多可有()个字。A.10B.102C.210D.0十进制计数器它含有的触发器的个数是()A.1个B.2个C.4个D.6个23.组合型PLA是由()构成A.与门阵列和或门阵列B.一个计数器C.一个或阵列D.一个寄存器24.TTL与非门的多余脚悬空等效于()。A.1B.0C.VccD.Vee25.设计一个8421码加1计数器,至少需要()触发器A.3个B.4个C.6个D.10个26.以下哪一条不是消除竟争冒险的措施()A.接入滤波电路B.利用触发器C.加入选通脉冲D.修改逻辑设计27.主从触发器的触发方式是()A.CP=1B.CP上升沿C.CP下降沿D.分两次处理28.下列说法中,()不是逻辑函数的表示方法。A.真值表和逻辑表达式B.卡诺图和逻辑图C.波形图和状态图29.已知某触发器的特性所示(触发器的输入用A、B……表示)。请选择与具有相同功能的逻辑表达式是()。A.nnnBQQAQ???1B.nnnQBQAQ???1C.nnnQBQAQ???1ABQn+1说明00Qn保持010置nQ翻转30.用ROM实现四位二进制码到四位循环码的转换,要求存储器的容量为()。A.8B.16C.32D.6431.下列信号中,()是数字信号。A.交流电压B.开关状态C.交通灯状态D.无线电载波32.余3码对应2421码为()A..若逻辑函数????????????7,5,4,3,2,0,,,6,3,2,1,,mCBAGmCBAF,则F和G相与的结果为()A.32mm?B.1C.BAD.034.为实现D触发器转换为T触发器,图所示的虚线框内应是()DQ&QTCPA.或非门B.与非门C.异或门D.同或门35.完全确定原始状态表中的五个状态A、B、C、D、E,若有等效对A和B,B和D,C和E,则最简状态表中只含()个状态A.2B.3C.1D.436.下列触发器中,没法约束条件的是()A.时钟SR?触发器B.基本SR?触发器C.主从KJ?触发器D.边沿D触发器37.组合逻辑电路输出与输入的关系可用()描述A.真值表B.状态表C.状态图D.逻辑表达式38.实现两个4位二进制数相乘的组合电路,其输入输出端个数应为()A.4入4出B.8入8出C.8入4出D.8入5出39.组合逻辑电路中的险象是由于()引起的A.电路未达到最简B.电路有多个输出C.电路中的时延D.逻辑门类型不同40.设计一个五位二进制码的奇偶位发生器,需要()个异或门A.2B.3C.4D.541.下列触发器中,()不可作为同步时序逻辑电路的存储元件。A.基本R-S触发器B.D触发器C.J-K触发器D.T触发器42.构造一个模10同步计数器,需要()触发器A.3个B.4个C.5个D.10个43.实现同一功能的Mealy型同步时序电路比Moore型同步时序电路所需要的()A.状态数目更多B.状态数目更少C.触发器更多D.触发器一定更少44.同步时序电路设计中,状态编码采用相邻编码法的目的是()A.减少电路中的触发器B.提高电路速度C.提高电路可靠性D.减少电路中的逻辑门45.脉冲异步时序逻辑电路的输入信号可以是()A.模拟信号B.电平信号C.脉冲信号D.时钟脉冲信号46.电平异步时序逻辑电路不允许两个或两个以上输入信号()A.同时为0B.同时为1C.同时改变D.同时出现47.脉冲异步时序逻辑电路中的存储元件可以采用()A.时钟控制RS触发器B.D触发器C.基本RS触发器D.JK触发器48.八路数据选择器应有()个选择控制器A.2B.3C.6D.849.移位寄存器T1194工作在并行数据输入方式时,MAMB取值为()A.00B.01C.10D.1150.半导体存储1播放器加载中，请稍候...
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华中师范大学网络学院《数字逻辑》复习题库一、选择题1.和二进制数(.001)等值的十六进制数学是()。A.337.2B.637.2C.1467.1D.c37.42.是8421BCD码的是()A.C..和二进制码1100对应的格雷码是()A.C..和逻辑式ABCA?__相等的式子是()A.ABCB.1+BCC.AD.BCA?___5.若干个具有三态输出的电路输出端接到一点工作时,必须保证()A.任何时候最多只能有一个电路处于三态,其余应处于工作态。B.任何时候最多只能有一个电路处于工作态,其余应处于三态。C.任何时候至少要有两个或三个以上电路处于工作态。D.以上说法都不正确。6.A+B+C+__A+A__B=()A.AB.__AC.1D.A+B+C7.下列等式不成立的是()A.BABAA???__B.(A+B)(A+C)=A+BCC.AB+AC+BC=AB+BCD.1________????BAABBABA8.)(F,)6,5,4,3,2,1,0(C)B,,F(A???则mA.ABCB.A+.______CBA??D.______CBA9.欲对全班53个同学以二进制代码编码表示,最少需要二进制的位数是()A.5B.6C.10D.5310.一块数据选择器有三个地址输入端,则它的数据输入端应有()。A.3B.6C.8D.111.或非门构成的基本RS触发器,输入端SR的约束条件是()A.SR=0B.SR=1C.1____??RSD.0____??RS12.在同步方式下,JK触发器的现态Qn=0,要使Qn+1=1,则应使()。...
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数字电路试卷一、单项选择题（将正确答案填入答题栏内。每小题1分，共15分）下列3个数对应的十进制数最大的是（）A、308B、101102C、D、152、已知TTL电路如右图1所示，则输出函数表达式为（?）??A、B??B、AB??C、A+B??D、A+B3、右图2所示的电路，输出F的状态是（?）??A、A????B、A????C、1????D、04、下列表示逻辑函数的方法中，形式不唯一的是（）A、真值表B、卡诺图C、逻辑图5、逻辑函数化简的结果是（）A、唯一的B、不唯一C、A和B都不对6、逻辑函数F(A,B,C)=AB+BC+AC的最小项标准式为（?）??A、F(A,B,C)=∑m(0,2,4)??B、F(A,B,C)=∑m(1,5,6,7)??C、F(A,B,C)=∑m(0,2,3,4)??D、F(A,B,C)=∑m(2,4,6,7)7、图示卡诺图的标准或与式是（?）。（A为权值高位）??A、∏M(0,1,3,5,7,9)??B、∏M(0,1,2,5,6,9)??C、∑M(2,4,6,8,10,11,12,13,14,15)??D、∑M(3,4,7,8,10,11,12,13,14,15)8、TTL与非门的多余脚悬空等效于（）A、1B、0C、VCCD、VEE8、能够传输模拟信号的是（）A、三态门B|、OC门C、CMOS传输门9、可以与总线相接的逻辑门是（）OC门B、OD门C、CMOS三态门10、可以实现线与逻辑门是（）A、OC门B、三态门C、传输门11、组合电路（）A、有记忆功能B、没有记忆功能C、有时有记忆功能，有时没有记忆功能12、以下哪一条不是消除竞争冒险的措施（）A、接入滤波电路B、利用触发器C、加入选通脉冲D、修改逻辑设计12、优先编码器的编码（）A、是唯一的B、不是唯一的C、A和B都不对13、一块数据选择器有三个地址输入端，则它的数据输入端应有（）A、3B、6C、8D、114、一个T触发器，在T=1时，来一个时钟脉冲后，则触发器（）A、保持原态B、置0C、置1D、翻转15、主从触发器的触发方式是（）A、CP=1B、CP上升沿C、CP下降沿D、分两次处理15、一片四位二进制译码器，它的输出函数有（
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