Sorry, Page Not FoundPOSITIVE/NEGATIVE VOLTAGE GENERATION CIRCUIT IN SILICON-ON-INSULATOR PROCESS
WIPO Patent Application WO/
Disclosed is a positive/negative voltage generation circuit in a silicon-on-insulator (SOI) process, comprising: an NMOS transistor and a PMOS transistor which constitute a phase inverter, a parasitic diode between the source electrode and the substrate of a metal oxide semiconductor field-effect transistor (MOS transistor) in an SOI process, a first transfer capacitor, a second transfer capacitor, a first output capacitor, a second output capacitor, a first diode arranged between the first transfer capacitor and the first output capacitor, and a second diode arranged between the second transfer capacitor and the second output capacitor. By means of two transistor switches, four capacitors and several diodes, a positive output voltage and a negative output voltage can be generated simultaneously, and the circuit only uses a single-phase clock. Compared with the existing positive voltage generation circuit and negative voltage generation circuit, the circuit of the present invention is simple in structure and has no need for a two-phase non-overlapping clock, effectively saving the chip area.
Inventors:
LI, Yang (Room 713, Building B2 98 Xiangxue 8th Rd, Science City, Luogang Distric, Guangzhou Guangdong 3, 510663, CN)
GUO, Yaohui (Room 713, Building B2 98 Xiangxue 8th Rd, Science City, Luogang Distric, Guangzhou Guangdong 3, 510663, CN)
SUN, Jian (Rm1004, 24th Floor Anhuaxili First Area, Chaoyang District, Beijing 0, 100110, CN)
Application Number:
Publication Date:
01/30/2014
Filing Date:
07/19/2013
Export Citation:
SMARTER MICROELECTRONICS (GUANG ZHOU) CO., LTD. (Room 307, Building C2 Chuangxin Building,182 Kexue Ave., Luogang Distric, Guangzhou Guangdong 3, 510663, CN)
International Classes:
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Foreign References:
CNACNUJPATWA7956653
Attorney, Agent or Firm:
CHINA PAT INTELLECTUAL PROPERTY OFFICE (2nd Floor, Zhongguancun Intellectual Property Building Block B,No.21 Haidian South Road, Haidian, Beijing 0, 100080, CN)
权利要求书
1. 一种绝缘硅 ( S0I )工艺上的正负电压产生电路， 包括：
NMOS管和 PMOS管构成的反相器、 与所述 PMOS管相连的第一传输 电容、 第一输出电容、 与所述 NMOS管相连的第二传输电容、 第二输出电 容、 设置于所述第一传输电容及所述第一输出电容之间的第一二极管、 以 及设置于所述第二传输电容与所述第二输出电容之间的第二二极管， 所述 第一输出电容的一端接地， 所述第二输出电容的一端接地； 其中，
单相时钟控制所述反相器的输出电压周期性翻转， 通过所述 PMOS管 的寄生二极管对所述第一传输电容充电， 通过所述 NMOS管的寄生二极管 对所述第二传输电容充电；
在产生正电压的子电路中， 电流由所述第一传输电容经所述第一二极 管单向流至所述第一输出电容， 产生正输出电压； 在产生负电压的子电路 中， 电流由所述第二输出电容经所述第二二极管单向流至所述第二传输电 容， 产生负输出电压。
2. 根据权利要求 1所述的正负电压产生电路， 其中， 所述第一二极管 的个数为一个或多个。
3、 根据权利要求 2所述的正负电压产生电路， 其中， 当所述第一二极 管的个数为一个时， 所述第一二极管的正极连接所述 PMOS管的衬底， 所 述第一二极管的负极连接所述第一输出电容的另一端， 所述第一输出电容 的另一端为正电压输出端。
4、 根据权利要求 2所述的正负电压产生电路， 其中， 当所述第一二极 管的个数为多个时， 多个所述第一二极管依次连接， 多个所述第一二极管 中与所述 PMOS 管连接的所述第一二极管的正极连接所述 PMOS 管的衬 底， 多个所述第一二极管中与所述第一输出电容连接的所述第一二极管的 负极连接所述第一输出电容的另一端， 所述第一输出电容的另一端为正电 压输出端。
5. 根据权利要求 1所述的正负电压产生电路， 其中， 所述第二二极管 的个数为一个或多个。
6. 根据权利要求 5所述的正负电压产生电路， 其中， 当所述第二二极 管的个数为一个时， 所述第二二极管的正极连接所述第二输出电容的另一 端， 所述第二二极管的负极连接所述 NMOS管的衬底； 所述第二输出电容 的另一端为负电压输出端。
7. 根据权利要求 5所述的正负电压产生电路， 其中， 当所述第二二极 管的个数为多个时， 多个所述第二二极管依次连接， 多个所述第二二极管 中与所述第二输出电容连接的所述第二二极管的正极连接所述第二输出电 容的另一端， 多个所述第二二极管中与所述 NMOS管连接的所述第二二极 管的负极连接所述 NMOS管的衬底； 所述第二输出电容的另一端为负电压 输出端。
8. 根据权利要求 1所述的正负电压产生电路， 其中， 所述 PMOS管的 衬底与漏极之间相连有所述第一传输电容； 所述 NMOS管的衬底与漏极之 间相连有所述第二传输电容。
9. 根据权利要求 1所述的正负电压产生电路， 其中， 所述反相器的输 入端连接所述单相时钟的输出端。
10. 根据权利要求 1 所述的正负电压产生电路， 其中， 产生的正输出 电压高于电源电压； 产生的负输出电压低于地电平。
11. 根据权利要求 1所述的正负电压产生电路， 其中， 所述 SOI工艺 中所使用的衬底为高阻硅、 或为低阻硅、 或为全绝缘衬底。
Description:
一种绝^^工艺上的正负压产生电路 技术领域
本发明涉及一种绝缘硅 ( SOI, Silicon-On-Insulator )工艺上的正负压产 生电路。 背景技术
在射频和微波领域， S0I工艺由于良好的线性度、低的损耗和良好的集 成性， 被用于实现开关、 功率放大器、 低噪声放大器、 衰减器和相移器等。 在这些应用中， 高于电源电压的正压产生器（PVG ) 和低于地电压的负压 产生器 （NVG )被广泛采用， 以提高处理功率的动态范围、 实现有直流偏 置条件下的有效开关和降低关断状态下的静态电流。
现有的 PVG中的正电压产生电路和 NVG中的负电压产生电路主要采 用电荷泵电路来完成升压和产生负压。 在基本的电荷泵电路中， 需要多个 开关来控制电容的充放电方向； 同时， 为了降低紋波和开关损耗， 控制电 容充放电的晶体管开关尺寸必须足够大以减小导通电阻， 因此现有的正负 电压产生电路会占用较大的芯片面积。
图 1为现有的正电压产生电路示意图， 如图 1所示， 包括四个晶体管 开关 M1~M4、 传输电容 C1以及输出电容 C2。 其中， 晶体管开关 M1~M4 由图 3所示的控制信号 S1和控制信号 S2控制； 其中， 控制信号 S1与控制 信号 S2为两相非重叠时钟信号。 当控制信号 S1为高电平时， 晶体管开关 Ml和 M4导通， 晶体管开关 M2和 M3关闭。 忽略晶体管开关的导通压降， 传输电容 C1充电结束后的电压等于电源电压 V 当控制信号 S2变为高 电平时， 晶体管开关 Ml和 M4关闭， 晶体管开关 M2和 M3导通。 此时， 由于 V2点通过晶体管开关 M3连接电源电压 Vdd， 传输电容 C1上的电荷 将 VI点的电压抬高到两倍的电源电压 2Vdd， 并通过晶体管开关 M2为输 出电容 C2补充电荷，在控制信号 S2的控制下，输出电容 C2上的电压约等 于两倍的电源电压 2Vdd。
图 2为现有的负电压产生电路示意图， 同理， 在图 2所示的负电压产 生电路中， 当控制信号 S1为高电平时， 晶体管开关 Ml和 M3导通， 传输 电容 C1上的电压等于电源电压 V 当控制信号 S2为高电平时， 晶体管 开关 M2和 M4导通， 此时， 晶体管开关 M2的导通致使 VI点的电压等于 零； 传输电容 C1将 V2点的电压拉低到负的电源电压 -Vdd， 同时， 晶体管 开关 M4的导通致使输出负电压的 VN点的电压等于 V2点的电压， 即等于 负的电源电压 -Vdd。
从图 1和图 2中可以看出， 现有的正电压产生电路和负电压产生电路 分别需要四个较大尺寸的晶体管开关， 总共需要八个晶体管开关， 而且两 个控制信号为两相非重叠时钟信号， 每个晶体管开关控制信号的高低电平 的选择， 均需要保证晶体管开关的栅源电压和栅漏电压不超过栅氧化层的 击穿电压， 同时还需要额外的控制信号产生电路来产生如图 3 所示的两相 积。
为防止过压问题， 尤其是开关通路有直流偏置的情况下， 一般还需要 额外的电压偏移电路使正输出电压比两倍的电源电压 2Vdd低，使负输出电 压比负的电源电压 -Vdd高， 如此， 会进一步增大整个正负电压产生电路在 芯片上的占用面积。 发明内容
为了解决现有技术中的问题， 本发明提供一种 SOI工艺上的正负压产 生电路。
本发明实施例可以有效减小在 SOI工艺中产生开关驱动的正负电压产 生电路所占芯片的面积。
本发明实施例提供的 SOI工艺上的正负压产生电路， 仅需要两个晶体 管开关和单相时钟信号， 电路采用由 N 沟道金属氧化物半导体场效应管 ( NMOS管）和 P沟道金属氧化物半导体场效应管 （PMOS管）构成的反 相器， 并利用 SOI工艺中金属氧化物半导体场效应管 （MOS管）的源极到 衬底之间的寄生二极管、 传输电容、 输出电容和二极管来构成正负电压产 生电路。
由 NMOS管和 PMOS管构成的反相器的输出电压在单相时钟的控制下 周期性地在高低电平之间切换。 当反相器输出为低电平时， 在产生正电压 的子电路中， 与 PMOS管连接的第一传输电容通过 PMOS管衬底和源极的 寄生二极管被充电， 由于与 PMOS管连接的第一传输电容上的电压不能突 变， 因此当反相器的输出由低电平翻转至高电平时，第一传输电容在 PMOS 管的衬底将产生一个接近两倍电源电压的电平， 该电平致使第一传输电容 与第一输出电容之间的第一二极管导通， 并由第一传输电容向第一输出电 容充电， 从而产生正输出电压， 最终产生正电压的第一输出电容上的最高 电压接近两倍的电源电压减去充电路径上的所有二极管的压降； 相应地， 在产生负电压的子电路中， 当反相器输出为高电平时， 与 NMOS管连接的 第二传输电容通过 NMOS管衬底和源极的寄生二极管被充电， 由于第二传 输电容上的电压不能突变， 当反相器的输出由高电平翻转至低电平时， 第 二传输电容在 NMOS管的衬底将产生一个接近负电源电压的电平， 该电平 将使第二传输电容与第二输出电容之间的第二二极管导通， 并由第二输出 电容向第二传输电容放电， 从而产生负输出电压， 最终产生负电压的第二 输出电容上的最低电压接近电源电压减去放电路径上的所有二极管的压 降。
本发明的有益效果是：采用两个 MOS管同时实现了正电压产生电路和 负电压产生电路， 只需要单相时钟控制， 同时电路中的二极管起到了保护 开关管的作用， 与现有的正负电压产生电路相比结构简单， 占用的芯片面 积较小。 附图说明
图 1为现有的正电压产生电路示意图；
图 2为现有的负电压产生电路示意图；
图 3 为现有的正电压和负电压产生电路所需的两相非重叠时钟波形示 意图；
图 4为本发明实施例的正负电压产生电路示意图；
图 5为本发明实施例的正负电压产生电路的工作波形示意图。 具体实施方式
下面结合附图和实施例对本发明作进一步的详细的说明。
图 4显示了本发明实施例的正负电压产生电路的结构， 如图 4所示， 该电路包括： NMOS管 MN、 PMOS管 MP、 第一传输电容 Cl、 第二传输 电容 C2、 第一输出电容 C3、 第二输出电容 C4， 第一传输电容 C1和第一 输出电容 C3之间连接有第一二极管 Dl l~Dln， 第二传输电容 C2和第二输 出电容 C4之间连接有第二二极管 D21~D2m。
在图 4中， 第一寄生二极管 Dp是 PMOS管 MP的源极与衬底之间的 寄生二极管， 第一寄生二极管 Dp的正极是 PMOS管 MP的源极， 第一寄 生二极管 Dp的负极是 PMOS管 MP的衬底；第二寄生二极管 Dn是 NMOS 管 MN 的源极与衬底之间的寄生二极管， 第二寄生二极管 Dn 的正极是 NMOS管 MN的衬底， 第二寄生二极管 Dn的负极是 NMOS管 MN的源 极。
在图 4中， PMOS管 MP与 NMOS管 MN构成反相器， NMOS管 MN 的栅极和 PMOS管 MP的栅极连接在一起， 并连通单相时钟 Vgate,换句话 说， 反相器的输入端连接单相时钟 Vgate的输出端， NMOS管 MN的漏极 和 PMOS管 MP的漏极接在一起作为反相器的输出端 NMOS管 MN的 源极连接地电平 GND， 即： NMOS管 MN的源极接地， PMOS管 MP的源 极连接电源电压 V 第一传输电容 C1连接在 PMOS管 MP的衬底 vbp 和反相器的输出端 vd之间； 第二传输电容 C2连接在 NMOS管 MN的衬底 vbn和反相器的输出端 vd之间； 第一输出电容 C3和第二输出电容 C4的一 端连接地电平 GND，即：第一输出电容 C3和第二输出电容 C4的一端接地， 第一输出电容 C3的另一端作为正电压输出端 VP，第二输出电容 C4的另一 端作为负电压输出端 VN; PMOS管 MP的衬底 vbp和正电压输出端 VP之 间连接有一个或多个第一二极管 Dl l~D 其中， 当 PMOS管 MP的衬底 vbp和正输出端 VP之间连接一个第一二极管 D 11时， 第一二极管 D 11的 正极连接 PMOS管 MP的衬底 vbp， 第一二极管 D11的负极连接正电压输 出端 VP; 当 PMOS管 MP的衬底 vbp和正电压输出端 VP之间依次连接多 个第一二极管 Dl l~Dln时，第一二极管 D11的正极连接 PMOS管 MP的衬 底 vbp， 第一二极管 Din的负极连接正电压输出端 VP。 NMOS管 MN的衬 底 vbn和负电压输出端 VN之间也连接有一个或多个第二二极管 D2 l~D2m; 其中， 当 NMOS管 MN的衬底 vbn和负电压输出端 VN之间连接一个第二 二极管 D21时， 第二二极管 D21的正极连接负电压输出端 VN， 第二二极 管 D21的负极连接 NMOS管 MN的衬底 当 NMOS管 MN的衬底 vbn 和负电压输出端 VN之间依次连接多个第二二极管 D21~D2m时，第二二极 管 D2m的正极连接负电压输出端 VN， 第二二极管 D21的负极连接 NMOS 管 MN的衬底 vbn。
在实际应用时， 连接在第一传输电容 C1和第一输出电容 C3之间的第 一二极管的个数可以根据所需的输出电压大小来调整； 相应地， 连接在第 二传输电容 C2和第二输出电容 C4之间的第二二极管的个数也可以根据所 需的输出电压大小来调整。
在以下的描述中， 将反相器的输出端 vd的电压简称为 vd， PMOS管 MP的衬底 vbp的电压简称为 vbp， 电源电压 Vdd简称为 Vdd， 第一寄生二 极管 Dp及第二寄生二极管 Dn的正向导通压降 Vbe简称为 Vbe， 第一输出 电容 C3的电压简称为 VP， NMOS管 MN的衬底 vbn的电压简称为 vbn， 第二输出电容 C4输出的电压简称为 VN。 的子电路的工作原理如下： 当反相器的输入即单相时钟 Vgate 的输出信号 vg为高电平时， vd等于低电平， 即等于地电平 GND， 此时， 如果第一传 输电容 C1上没有电压， 则 vbp等于 vd， 即： 也等于地电平 GND， 第一寄 生二极管 Dp两端的电压降为 Vdd大于 Vbe，因此第一寄生二极管 Dp导通， 第一传输电容 C1充电， 直到 vbp等于 Vdd- Vbe时充电结束， 因此当 vd为 低电平时， 第一传输电容 C1的电压等于 Vdd-V 此时， 如果第一输出电 容 C3的电压较低， 则第一二极管 Dl l~Dln将导通， 电流由第一传输电容 C1经第一二极管 Dll~Dln单向流至第一输出电容 C3， 从而产生正输出电 压。假设第一二极管 Dl l~Dln的导通电压也等于 Vbe， 则第一输出电容 C3 被充电至 Vdd-(n+l)Vbe。 这里， n表示第一传输电容 C1 和第一输出电容 C3之间连接的第一二极管的个数。
当反相器的输入即单相时钟 Vgate的输出信号 vg变为低电平时， vd为 Vdd, 此时， 由于第一传输电容 C1的电压不能突变， 因此 vbp等于 vd加上 第一传输电容 C1 的电压， 即 2Vdd-V vbp 的升高使得第一二极管 Dll~Dln再次导通并对第一输出电容 C3充电。经过多次充电过程后，第一 输出电容 C3的最高电压为：
VP=2Vdd-(n+l)Vbe ( 1 ) 其中， n表示第一传输电容 CI和第一输出电容 C3之间连接的第一二 极管的个数。
当 vd为低电平， vbp降低到 Vdd-Vbe时， vbp低于 VP， 但由于第一二 极管 Dll~Dln的反向阻断作用， 第一输出电容 C3上的电荷并不会反向流 动到第一传输电容 Cl。 当反相器的翻转频率足够高使得第一输出电容 C3 上的电荷能够及时补充时， 可以认为 VP为恒定电压： 2Vdd-(n+l)Vbe。 可 以通过调整第一二极管 Dll~Dln的个数来控制 VP的大小。
本发明实施例正负电压产生电路产生负电压的工作原理即产生负电压 的子电路的工作原理与产生正电压的工作原理类似， 当 vd等于 Vdd时， 第 二寄生二极管 Dn导通，第二传输电容 C2的电压为 Vdd-Vbe， 当 vd变为低 电平时， 第二传输电容 C2 的电压不能突变， vbn 将降低至 0-(Vdd-Vbe)=-Vdd+Vbe。此时，依次连接的第二二极管 D21~D2m的正极电 压即 VN比负极电压即 vbn高， 依次连接的第二二极管 D21~D2m导通， 电 流由负极输出端 VN即第二输出电容 C4依次经第二二极管 D2m~D21、 第 二传输电容 C2， 流向 NMOS管 MN的衬底 vbn， 第二输出电容 C4被放电， 从而产生负输出电压。 经过多个周期的放大后， 第二输出电容 C4输出的负 电压为：
VN=-Vdd+( m+1 )Vbe ( 2 ) 其中， m表示第二传输电容 C2和第二输出电容 C4之间连接的第二二 极管的个数。
通过调整第二二极管 D21~D2m的个数可以控制 VN的大小，第二二极 管 D21~D2m的个数可以根据实际应用情况和过压保护需求来设定。
图 5显示了基于本发明实施例的正负电压产生电路的仿真工作电压波 形示意图。 在进行仿真实验时， 所用的电源电压为 2.5V， 第一传输电容 C1 与第一输出电容 C3之间仅连接一个第一二极管 Dl l， 第二传输电容 C2和 第二输出电容 C4之间也仅连接一个第二二极管 D21，第一寄生二极管 Dp、 第二寄生二极管 Dn、第一二极管 D11以及第二二极管 D21的总导通压降约 为 IV， 电路从 lOus开始工作。 从图 5中可以看出， 正电压输出端 VP的电 压逐渐增加至 4V左右， 而负电压输出端 VN的电压逐渐降低至 -1.5V, 这 与公式（1 )、 （2 )的计算结果是一致的， 即： 正电压输出端 VP输出的正输 出电压高于电源电压， 负电压输出端 VN输出的负输出电压低于低电平。
在实际应用时， 所述 SOI工艺中， 所使用的衬底可以是高阻硅、 低阻 硅、 或全绝缘衬底硅等。
综上所述， 本发明实施例提出了一种在绝缘硅工艺上实现同时产生正 电压和负电压的电路。该电路利用 MOS管自身的寄生二极管以及 SOI工艺 中 MOS管的衬底电位可以变化的特性，采用较少的器件实现了同时产生正 电压和负电压， 与现有的电路结相比结构简单， 占用芯片面积小。
以上所述， 仅为本发明的较佳实施例而已， 并非用于限定本发明的保 护范围。
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