CMOS集成电路的特点及使用注意事项
CMOS集成电路的特点及使用注意事项
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CMOS集成电路的特点及使用注意事项
CMOS数字集成电路的特点
1．静态功耗低：电源电压VDD=5V的中规模电路的静态功耗小于100μW，从而有利于提高集成度和封装密度，降低成本，减小电源功耗。
2．电源电压范围宽：4000系列CMOS电路的电源电压范围为3～18V，从而使选择电源的余地大，电源设计要求低。
3．输入阻抗高：正常工作的CMOS集成电路，其输入端保护二极管处于反偏状态，直流输入阻抗可大于100MΩ，在工作频率较高时，应考虑输入电容的影响。
扇出能力强：在低频工作时，一个输出端可驱动50个以上的CMOS器件的输入端，这主要因为CMOS器件的输入电阻高的缘故。
5．抗干扰能力强：CMOS集成电路的电压噪声容限可达电源电压的45%，而且高电平和低电平的噪声容限值基本相等。
6．逻辑摆幅大：空载时，输出高电平VOH＞VDD-0.05V,输出低电平VOL＜VSS+0.05V。
7. CMOS集成电路还有较好的温度稳定性和较强的抗辐射能力。
不足之处是，一般CMOS器件的工作速度比TTL集成电路低，功耗随工作频率的升高而显著增大。
CMOS数字集成电路使用注意事项：
1．电源连接和选择：VDD端接电源正极，VSS端接电源负极（地）。绝对不许接错，否则器件因电流过大而损坏。对于电源电压范围为3V～18V系列器件。如CC4000系列，实验中VDD通常接+5V电源，VDD电压选在电源变化范围的中间值，例如电源电压在8～12V之间变化，则选择VDD=10V较恰当。
注意:CMOS器件在不同的VDD值下工作时，其输出阻抗、工作速度和功耗等参数都有所变化，设计中须考虑。
2．输入端处理：多余输入端不能悬空。应按逻辑要求接VDD或接VSS，以免受干扰造成逻辑混乱，甚至还会损坏器件。对于工作速度要求不高，，而要求增加带负载能力时，可把输入端并联使用。
对于安装在印刷电路板上的CMOS器件，为了避免输入端悬空，在电路板的输入端应接入限流电阻RP和保护电阻R，当VDD=+5V时，RP取5.1KΩ，R一般取100KΩ～1MΩ。
3．输出端处理：输出端不允许直接接VDD或VSS，否则将导致器件损坏，除三态（TS）器件外，不允许两个不同芯片输出端并联使用，但有时为了增加驱动能力，同一芯片上的输出端可以并联。
4．对输入信号VI的要求：VI的高电平VIH＜VDD，VIL的低电平VIL小于电路系统允许的低电压；当器件VDD端末接通电源时，不允许信号输入，否则将使输入端保护电路中的二极管损坏。
5.CMOS器件的输入端和VSS之间接有保护二极管，除了电平变换器等一些接口电路外，输入端和正电源VDD之间也接有保护二极管，因此，在正常运转和焊接CMOS器件时，一般不会因感应电荷而损坏器件。但是，在使用CMOS数字集成电路时，输入信号的低电平不能低于（VSS-0.5V），除某些接口电路外，输入信号的高电平不得高于（VDD+0.5V），否则可能引起保护二极管导通，甚至损坏进而可能使输入级损坏。
以上网友发言只代表其个人观点，不代表新浪网的观点或立场。& & & 多米诺以其速度快的优良特性，被广泛应用于、、缓存器和探测器中的高速运算电路及其关键路径中，是工作在2 G以上系统中的最主流动态逻辑电路[1-3]。但是，随着半导体工艺的飞速发展和芯片工作频率的提高，芯片的功耗迅速增加。尤其在手机、掌上电脑（PDA）、笔记本电脑等大量便携式设备出现以后，人们对低功耗的要求更加迫切[4，5]。& & & 在现有诸多降低多米诺电路功耗的方法中，多技术是被业界广泛应用和认可的低功耗技术[6]。但是，多电源电压技术只考虑电源电压，而忽略了地电压，如果同时对地电压进行优化，多米诺电路的功耗可以进一步降低。另外，由于N阱工艺设计规则对N阱隔离的要求，不同的电源必须置于不同的N阱之中，由此造成版图面积急剧增大。因此，进一步优化多电源技术的功耗特性，同时解决该技术版图过大的问题，是电路设计者面临的关键问题。本文对多电源电压多米诺电路的地电压进行了有效的优化，并提出了共阱多地技术，节省了版图面积，从而使多米诺电路满足当今发展中在速度、功耗和面积方面的要求，具有更加广阔的应用前景。& & & 1 共阱多地技术的提出& & & 传统的多电源电压多米诺电路如图1（a）所示，在电路中采用低电源电压VDDl来代替高电源电压VDDh，由电路的功耗模型（式(1)）可知，随着电源电压的降低，多米诺电路的功耗将明显减小。多米诺电路的版图设计如图1（b）所示，由于两个PMOS管分别与不同的电源电压相连接，所以两N阱隔离。但是从图中可以明显看出，应用此种方法，版图设计复杂且大大增加了面积。此外，从式（1）还可以看出，除了降低电源电压即在电路中应用低电源电压技术外，还可以通过降低逻辑摆幅Vswing的方法，抑制电路的功耗，即应用高地电压GNDh (GNDh&0 V)，使逻辑摆幅由原来的VDD－GND变为VDDl－GND，或是VDD－GNDh，或是VDDl－GNDh，如图2和表1所示。
管的源极连接在低电源电压VDDl电源线上，衬底连接在高电源电压VDDh上，NMOS的源极连接在高地电压GND上，衬底连接在标准地电压GND上。所以，不论是NMOS管还是PMOS管，均存在衬底反偏效应，如式（2）所示。
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copyright & &广电电器(中国梧州) -all right reserved& 若您有什么意见或建议请mail: & &
地址： 电话：(86)774-2826670& & &&）片上网络（NoC） 是片上系统（SoC） 发展的新阶段， 在国际上的研究起步不久。NoC 概念在2000 年第一次被提出， 经过10 年的快速发展， 技术已经很成熟。过去， 集成电路的设计者主要关注延时、集成度、成本和可靠性， 最后才考虑功耗。但随着单个芯片上集成的晶体管数量超过10 亿数量级， 能量消耗已经逐渐成为芯片设计的首要限制因素。集成电路的设计重点也从芯片的功能需求转变为功耗需求。NoC作为未来芯片设计的发展方向， 研究其功耗问题意义重大。从建立功耗模型出发， 在集成电路不同的设计层次、片上网络通讯功耗以及NoC 映射问题等方面来讨论NoC 的低功耗设计， 综合了现有功耗解决方案， 对NoC 的功耗研究做了一个归类分析。
1& 功耗模型
　　1. 1& CMOS 逻辑电路的功耗模型
　　集成电路的功耗主要由动态功耗、短路功耗、静态功耗和漏电流功耗4 个方面组成 。
　　（ 1） 动态功耗是电路中的节点电容充放电行为产生的， 可以由以下表达式表述：
　　式中： Vdd为电源电压； Ci 为被充放电的节点电容； i为节点活性因子（ 表示节点电容充放电的平均次数与开关频率的比值） ; f 为开关频率。
　　（ 2） 短路功耗是在一定条件下电源到地产生的短路电流形成的， 其表达式为：
　　式中： k 由工艺和电压决定； W 为晶体管的宽度； &为输入信号的上升/ 下降时间； f 为开关频率。
　　（ 3） 静态功耗是电路在稳定时所形成的功耗。
　　（ 4） 漏电流功耗是指由亚阀值电流和反向偏压电流造成的功耗。
　　以静态CMOS 电路为主的集成电路中， 动态功耗是整个电路功耗的主要组成部分， 其次为短路功耗， 而静态功耗和漏电流功耗在大多数情况下可以忽略不计。
　　分析动态功耗的构成公式可以得出降低电源电压、减小电路节点电容和节点开关活性等方法， 从而降低集成电路的功耗。
　　集成电路的动态功耗与电源电压的平方成正比关系， 因此， 降低电源电压可以大幅度减少功耗。但一般电源电压Vdd应不小于阀值电压V t 的2~ 3 倍，如果电源电压小到接近阀值电压， 电路的延迟会明显加大， 因此， 为了保证电路的性能， 可以采用适当低的阀值电压V t 。但V t 也不能无限制的降低， 必须保持一定的噪声裕度， 而且当V t 下降时， 漏电流造成的功耗也会相应增加。
　　从另一方面考虑动态功耗是电路中节点电容的充放电行为产生的， 节点充放电的频率是一个重要的参数， 而节点活性因子正是反映节点充放电的频率的参数， 电路的有效电容是节点活性因子与节点电容的乘积。避免无用的充放电行为， 采用各种低活性的电路结构可以降低功耗。
1. 2& 片上网络通讯功耗模型
　　Or io n 提出的功耗模型（ Pow er Model） 是首次提出的运用在网络中的功耗模型， 如图1 所示。片上网络（ NoC） 将网络通信的原理引入到片上系统的设计中， 适用Pow er Model 功耗模型。片上网络通讯功耗是指片上网络的任意资源节点间的数据通讯所产生的功耗， 在Pow er Model 功耗模型中传输一个数据片（ f lit ） 的功耗用Eflit 表示。
图1& 功耗模型
　　式中： Ebuf 表示缓冲器的功耗； E ar b表示仲裁的功耗；E xb表示交叉开关（ Crossbar） 的功耗； Ecn = Ebuf+ Earb+ Exb表示通讯节点内部的功耗； Elnk 表示通道（ link）的功耗。假设H 表示数据片经过的网络跳数， 数据片（ f lit） 从资源节点Ri 传输到资源节点R j 的功耗：
　　当H = D 时， 此时的功耗为最低， 即：
　　这里的D 是源节点到目的节点采用最短路由算法所得的曼哈顿距离（ Manhattan Distance） 。
　　2& 降低功耗的办法
　　2. 1& 集成电路不同的设计层次
　 &版图级低功耗设计和优化技术基于Elmore 模型， 优化电路的主要功耗是互连线的功耗。布局布线技术从只考虑面积和延时的因素， 发展到通过加入来自设计前端的信号活动信息以实现对功耗的优化。门级低功耗设计和优化技术包括时序调整、公因子提取、工艺映射、门尺寸优化和路径平衡等方法。通过插入新的寄存器或重新安排寄存器的位置， 达到减少门的翻转频率或减少通过流水线的最长段延迟， 以此减少功耗。门尺寸优化方法是对非关键路径的门缩小尺寸从而减小面积和功耗。路径平衡方法通过避免多余的伪跳变从而节省功耗。RTL 结构级低功耗设计及优化技术这一层次的低功耗方法包括逻辑综合和优化技术及并行设计（ Parallelism） 和流水线设计（ Pipeline） 技术。并行设计和流水线设计是通过增大面积来提升性能和减低功耗， 采用并行设计后， 电路面积每增长n 倍， 电容增大n 倍， 对应的频率和电压下降n 倍， 因为功耗与电压的平方成正比，所以功耗可以降低n2 倍。系统级低功耗设计和优化技术这一层次的低功耗技术包括软硬件划分、存储器优化 、指令级优化、动态功耗管理 和总线低功耗设计等。
2. 2& 片上网络通讯方面
　　2. 2. 1& 内部缓冲器功耗
　　发生竞争时， 需要内部缓存临时储存低优先级的分组。在开关结构电路中， 缓存通常用共享的静态RAM 或者动态RAM 储存器实现。存储器访问消耗的能量由输入分组之间的竞争决定。目的地竞争是独立于应用的， 不管是用何种开关结构体系。互连线竞争依赖于开关结构体系， 不同的体系拓扑会产生不同的竞争， 因此， 可以通过优化拓扑结构设计改善储存器访问的功耗。
　　2. 2. 2& 通道的功耗
　　假设有一个基于RailtoRail 结构的拨动开关，通道上的位能量Eln k可以通过以下公式计算：
　　其中： Cw ire 为通道的线电容， Cinput 为连接到互连线上的输入门的总电容。Cw = Cwire+ Cinput 为位传播的总负载电容。
　　互连线电容的充放电行为决定了通道互连线的功耗。因此， 两方面的技术可以采用， 一是尽可能减小开关活性， 二是采用基于汉明距离的低功耗编码技术。
　　2. 2. 3& 开关功耗
　　不同的开关结构对网络性能（ 如延迟、吞吐量、功耗等） 的影响不同。下面分析交换结构中功耗问题和对具有不同数目出口和入口的交换结构体系的功耗估计方法。
　　2. 2. 3. 1& Crossbar 开关结构
　　Cr ossbar 拓扑对输入输出之间的连接使用空间划分多路选择器。如图2 所示， 每个输入输出连接有自己的专用数据路径， 因此， Crossbar 结构没有互连竞争。随着输入和输出端口数的增加， 开关功耗将呈现线性增加， 对端口数多的开关结构， 功耗将非常高。
图2& Cr ossbar 开关结构图
　　2. 2. 3. 2& 全连接网络
　　与Cro ssbar 网络相似， 如图3 所示的全连接开关网络中， 每个源与目的之间的连接有自己的专用数据路径， 因此， 全连接网络中也没有互连竞争， 在它们的功耗模型中没有使用内部缓冲器。每个全连接开关网络的位能量消耗在互连线和多路选择器上， 多路选择器的复杂度伴随着输入端数量的增加而更为复杂， 其功耗也随之增大。
图3 全连接网络结构图
2. 3& NoC 映射问题
　　NoC 映射是在给定IP 核库和任务图的基础上，以某些设计约束（ 如延迟和功耗等） 为限制条件， 将每个任务分配到合适的IP 核上以及安排各个IP 核上任务的执行顺序， 然后再决定每个IP 核在NoC 拓扑结构中的位置。在映射时， 搜索空间随着网络尺寸的增长呈现阶乘递增， 对于一个包含N 个IP 核的NoC, 映射有N ! 种可能结果， 因此， 映射问题是一个NPcomplete 问题。
　　功耗优先的映射问题就是在给定应用特征图和NoC 拓扑结构图的基础上， 将应用特征图中的每个处理单元分配到NoC 的资源节点上， 并且使整个系统的通讯功耗最小。以蚁群算法为典型的生物仿生算法在解决NoC 映射问题方面应用比较广泛。
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电源管理技术及计算
&&本应用笔记讨论电源管理技术及计算C8051F00x和C8051F01x SoC中的功率消耗的方法很多应用系统对功耗有严格的要求也存在几种不以牺牲性能为代价的降低功耗的方法计算预计功耗对于说明系统的供电要求是很重要的
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智能功率管理 - 降低家电待机功耗的有效方法
智能功率管理 - 降低家电待机功耗的有效方法
萧峰 发表于
智能功率管理 - 降低家电待机功耗的有效方法
萧峰 发表于
本设计说明介绍了VIPerPlus系列AC-DC转换器IC中实现的可用于降低家用电器待机功耗的功率管理技术。通过使用VIPerPlus转换器，家电开关电源（SMPS）的设计人员可以通过以下方式满足最苛刻的节能规定：
高级轻载管理
零功耗模式（ZPM），使家电在操作周期结束时自动关闭
我们使用两个VIPerPlus高压转换器的评估板来展示实现这些技术的例子。
高级轻载管理
作为VIPerPlus系列的一款产品，VIPer01将800V雪崩坚固型功率MOSFET与固定频率PWM电流模式控制器集成在一个芯片中。它集成了高压启动、感测FET、误差放大器和具有频率抖动的振荡器，可以使用反激式、降压或升降压拓扑结构以及少量外部元器件来实现完整的AC-DC转换器应用。
VIPer01的重要特性可帮助用户符合有关轻载功耗的节能规定：
功率MOSFET和内部逻辑电路的低阈值使IC能够在低至 4.5V的电源下工作。
功率MOSFET的低栅极电荷和内部逻辑电路的低功耗意 味着IC消耗极低的静态电流。
脉冲频率调制（PFM）可降低轻载下的开关频率，从而最大限度地降低与频率有关的损耗。
以下部分将介绍这些规范如何影响真实世界中的实际性能，并报告VIPerPlus板在轻载情况下的性能测量结果。
VIPer01应用性能
意法半导体应用工程团队使用STEVAL-ISA177V1评估套件测试了VIPer01转换器的工作情况，该评估套件是一款宽输入范围的反激式转换器，可为5V单输出提供4.25W的功率。
在空载情况下，该板在230V AC下的功耗小于10mW，当为250mW负载供电时，它的效率高于60％，如图1所示。
&图1：STEVAL-ISA177V1评估套件的空载和轻载性能
先进的零功耗架构
另一款VIPerPlus器件VIPer0P可用于为周期性工作家用设备设计开关电源，如洗衣机等包含有限操作周期且通常在周期之间保持关闭的设备。VIPer0P在操作周期结束时自动将开关电源置于关闭模式，在关闭状态下的功耗小于5mW。
这消除了对这种设计中常用的双稳态机电开关的需求，提高了系统可靠性，并降低了系统的成本。事实上：
SMPS可以由监控家电运行的微控制器来关闭，并进入对其输出端不供电的特殊状态。
一旦处于这种状态，开关电源已准备好由用户手动重启，且在230V AC电源下的功耗小于5mW。
该功能是一个零功耗功能，如图2所示：也就是说，它可以使系统达到IEC 62301标准第4.5节所定义的零功耗。它包含一个特殊的空闲状态ZPM，除了退出ZPM所需的电路外，控制IC完全关闭。控制IC中唯一保持工作的部分是零功耗逻辑模块，以及向其提供偏置电压的4V稳压器。
图2：VIPer0P转换器IC的零功耗功能示意图
ZPM的整体功耗由两部分组成：分支ZD1、RG、ZD2、M3上的功耗；以及由4V稳压器和零功耗逻辑模块吸收的大约1.5&A静态电流Iq，加上输出到外部电路的输出电流的功耗。
该功耗可以按如下估算：
在输入电压为230V AC时，假设最坏情况下的值为RG =28M&O VZD1 + VZD2 = 20V、Iq = 2&A，ZPM功耗为4.2mW加上对外部电路输出的0.325mW/&A电流。
零功耗架构的实例
演示板STEVAL-ISA174V1基于VIPer0P转换器IC，实现了一个宽输入范围、非隔离、双输出反激式转换器，提供6.8W的总功率，如图3所示。
图3：VIPer0P转换器的STEVAL-ISA174V1评估板
它通过-5V输出提供4W功率，该输出由连接到反馈引脚上的误差放大器的同相输入端的分压器来严格稳压；并对7V输出提供2.8W功率，该输出通过两个输出绕组的匝数比的磁性耦合进行半稳压。&
意法半导体的应用笔记AN4836描述了该完全特征化的电路板。这里描述的应用符合节能设计的最严格的规定，如欧洲行为准则（CoC）第5版对外部电源的要求。
图4所示的数据显示，该应用在ZPM状态中具有零输入功耗，符合IEC 6节的规定。空载运行时符合五星级节能标准。
图4：STEVAL-ISA174V1板的ZPM输入功率和空载输入功率
图5中的数据显示，通过连接Vout1和Vout2线路上的负载而构成的等效12V/6.8W SMPS在关闭模式下符合ErP Lot 6 Tier 2要求，并且具有10％的负载效率，达到欧洲行为准则（CoC）第5版设想的目标。
图5：STEVAL-ISA174V1板的轻载性能
当今的电源单元需要更复杂的方法来提高性能，以满足最新的节能规定的要求。意法半导体的VIPerPlus高电压转换器采用先进的技术和巧妙的电源架构，以满足必须与高级用户界面连接的智能家电对高效电源的日益增长的需求。
VIPer01应用展示了如何轻松满足冰箱等连续工作家电的最严格的能源法规要求。另一方面，VIPer0P应用演示了如何建立巧妙的待机架构，包括与MCU的简单交互，以降低周期性工作的家电（例如洗衣机）电源的物料成本。
这种SMPS设计还提供了高可靠性和灵活性，并且仅需少量元器件。
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