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数字集成电路设计之逻辑设计技术
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内容要点：
数字集成电路设计之逻辑设计技术逻辑设计技术第五章第五章逻辑设计技术5.1 MOS管的串并特性串联特性 ； 并联特性5.2 逻辑门的延迟5.3 传输门NMOS传输门 ； PMOS传输门 ； CMOS传输门5.4 CMOS逻辑电路异或门 ； 同或门 ； 虚拟 NMOS逻辑门 ； CMOS骨牌逻辑 ；可编程逻辑阵列 ； 多路选择器 ； 锁存器和触发器5.5 时钟策略时钟控制系统 ； 单相时钟的参数 ； 系统时序 ； 时钟电路静态 CMOS逻辑电路静态电路和动态电路:z 每个门的输出 都有 电源 VDD或到 地 的电阻通路。z在动态电路中，一个或多个 节点 的 值 是由存储在 电容上的电荷 决定的。z静态和动态电路的另一个区别是静态电路完成组合逻辑功能时 不需要时钟 或其 它周期信号。动态电路需要有与数据信号同步的 周期性时钟信号控制。CMOS反相器的转换特性o 静态 CMOS逻辑门是在 CMOS反相器的基础上扩展而成，把 单个 NMOS管 和 PMOS管 换成一定的串、并联关系的 NMOS逻辑块 和 PMOS逻辑块 。o NMOS逻辑块又叫 下拉开关网络o PMOS逻辑块又叫 上拉开关网络o 静态 CMOS逻辑门和 CMOS反相器一样可以获得最大的逻辑摆幅，在稳态情况下没有直流通路。从反相器到逻辑门的构成VinVoutVDDz每个输入信号同时接一个 NMOS管和一个 PMOS管的栅极。 n输入逻辑门有 2n个管子。z实现带 “非 ”的逻辑功能input: x1,x2,……,xnoutput:静态 CMOS逻辑门z逻辑函数 F(x1,x2,……,xn)决定于管子的连接关系。NMOS：串 与 并 或PMOS：串 或 并 与z静态 CMOS逻辑门保持了 CMOS反相器无比电路的优点不对称逻辑门（Skewing Gate）不同的上升和下降时间有利于 H 至 L 过渡 有利于 L至 H 过渡§§5.1 MOS管的串、并特性管的串、并特性第五章第五章§ 5.1.1 串联特性a）两管串联b）等效电路§§ 5.1 MOS晶体管的串、并联特性晶体管的串、并联特性§§ 5.1 MOS晶体管的串、并联特性晶体管的串、并联特性导电因子：LW.tLWCoxoxnoxnεμμβ ==工艺因子：oxoxnoxntCKεμμ =='两管串联和等效电路（假设两管的 VTN相同）( ) ( )[ ]2211 DDTNGTHMGDSVVVVVVI -----= β( ) ( )[ ]2222 MTNGTHSGDSVVVVVVI -----= β21 DSDSII =()()()GTHGSTHGMTHGVVVVVVVVV --++--+=--ββββββN个 MOS串联等效导电因子12 Neff111 1β βββ=+++L()( )[ ]2221211DDTNGSTHGDSVVVVVVI -----+=ββββ2121βββββ+=eff()( )[ ]222DDTNGSTHGeffDSVVVVVVI -----=β§ 5.1.2 并联特性a）两管并联 b）等效电路§§ 5.1 MOS晶体管的串、并联特性晶体管的串、并联特性eff1Niiβ β==∑N个 MOS管并联，等效导电因子MOS管并联等效导电因子2121 DSDS,DSIII +=()( ) ( )[ ]2221 DDTNGSTHGVVVVVV -----+= ββ( ) ( )[ ]22DDTNGSTHGeffDSVVVVVVI -----= βeff 1 2β ββ= +§§ 5.1 MOS晶体管的串、并联特性晶体管的串、并联特性§§5.2 逻辑门的延迟逻辑门的延迟第五章第五章一、逻辑门延迟设： MOS管的长度和宽度相同ABCX =neffn1 n2 n311/ 1/ 1/ββ ββ=++3个 N管 有效导电因子peff pβ β=上拉单个 P管 有效因子 :ABMP2MP1VDDMP3MN1MN3MN2CX§§ 5.2 逻辑门的延迟逻辑门的延迟上升 时间：tp DD DD tpLrr1r2PDDtp DDtp D||0.1 20 ||2 1[ln()]|| || 2VV V VCtttKV V V V V- -=+= +--19（）LfnDD3CTKVβ=Lrpeff DD p DDlC CTK KVVββ==下降 时间：§§ 5.2 逻辑门的延迟逻辑门的延迟tn DD DD thLfNDDth DDtn D(0.1) 202 1[ln()]() 2VV VVCtKV V V V V- -=- +--19要获得 对称 的上升和下降时间，须：pn/3β β=??????=??????LWCLWCOXnPOXpμμ31LP = LN3523.WWpnnp≈=μμ总结：M个 N型晶体管串联的 下降时间 Tf为 M TfM个 P型晶体管串联的 上升时间 Tr为 M Tr反之，如果M个 N型晶体管 并联 且 同时导通 ，则 下降时间为 Tf/MM个 P型晶体管 并联 且 同时导通 ，则 上升时间为 Tr/M1、 CMOS与非门(b) 逻辑符号和真值表AB(a) 电路图§§ 5.2 逻辑门的延迟逻辑门的延迟① 两个输入信号 同步 变化1) 直流电压传输特性§§ 5.2 逻辑门的延迟逻辑门的延迟使用 等效反相器 方法分析② 输入信号 不同 时，假定一个信号固定在高电平，考察输出随另一个输入信号的变化注意： 对不同输入状态，等效反相器参数不同。① 两个输入信号 同步 变化VoutVinpPeffββ 2=2NNeffββ =VDD等效反相器pβpβNβNβVDDVinVout二个输入 与 非门2) 直流电压传输特性§§ 5.2 逻辑门的延迟逻辑门的延迟使用 等效反相器 方法分析z逻辑阈值电压Vitpefftnneff tn ritpeff rneff1/121/1VVVVKVVVKββββ+==++DD tpDD tp（+）+2 （ + ）若若KN＝＝KP 且且Vth=-Vtp时时§§ 5.2 逻辑门的延迟逻辑门的延迟32TNDDitVVV-=若要求若要求② 输入信号 不同 时，假定一个信号固定在高电平，考察输出随另一个输入信号的变化若 B＝ VDD， A变化若 A＝ VDD， B变化pβNβVDDpβNβBA§§ 5.2 逻辑门的延迟逻辑门的延迟等效反相器KPeff=KP, KNeff≈ KN/2tn ritr2/12/VKVVVK+=+DD tp（+）等效反相器阈值电压二输入与非门的二输入与非门的直流电压传输特性曲线直流电压传输特性曲线0VDDVOUT/VVIN/VA和 B同时变化A=VDD,B变化B=VDD,A变化VDDpβNβVDDpβNβBA§§ 5.2 逻辑门的延迟逻辑门的延迟Issue: A变化和 B变化的差别分析n输入与非门的 直流特性n个输入信号同步时的 逻辑阈值()rTPDDrTNitNKnVVKnVV111+++=VoutVinpPeffnββ =nNNeffββ =VDD等效反相器分析n输入与非门的 直流特性输入信号不同步时输入信号不同步时:只有只有1个输入变化个输入变化,其余其余固定在高电平固定在高电平忽略衬偏效应，有（忽略衬偏效应，有（n－－1）种情况）种情况逻辑阈值逻辑阈值()rTPDDrTNNKnVVKnVV+++=1分析n输入与非门的 直流特性23nKKPN=最佳直流特性VNLM=VNHMVNLM=V1,VNHM=VDD-VN使用等效反相器方法分析二、与非门瞬态特性1. 上升时间()()??????????????--+--=1.029.pPPPrrIntαααατDDPLrVKC=τ()()????????????--+--=0.1a21.9lna121a10.1aτtNN2NNffDDNLfVKC=τ负载电容计算与非门瞬态特性的与非门瞬态特性的深入分析深入分析MOS管串并联的影响1CCnCCCinDBPDBNL+++=考虑 中间节点 电容放电与非门瞬态特性的与非门瞬态特性的深入分析深入分析与非门设计考虑与非门设计考虑z根据根据直流特性直流特性设计设计z 根据 瞬态特性 设计§§ 5.2 逻辑门的延迟逻辑门的延迟VNLM=VNHMV1+Vn=VDD23nKKKPNr===>frττ =PeffNeffKK ==>nKKKPNr===>与非门版图与非门版图2、 CMOS或非门ABY(b) 逻辑符号和真值表(a) 电路图§§ 5.2 逻辑门的延迟逻辑门的延迟VDD1) MOS管的宽度设计上拉 P管 有效因子 :2111PPPPeffββββ =+=上升 时间：要获得 对称 的上升和下降时间，须：52≈=pnnpWWμμ单个 N管 有效导电因子NNeffββ ==下降 时间：DDPLDDPeffLrVCKVCKT2ββ==DDNDDNefffVCKVCKTββLL==§§ 5.2 逻辑门的延迟逻辑门的延迟① 两个输入信号 同步 变化VoutVin2pPeffββ =NNeffββ 2=VDD等效反相器1) 直流电压传输特性§§ 5.2 逻辑门的延迟逻辑门的延迟使用 等效反相器 方法分析二个输入或非门② 输入信号不同时，假定一个信号固定在低电平，考察输出随另一个输入信号的变化z逻辑阈值电压Vit()rTPDDrTNitKVVKVV1211121+++=§§ 5.2 逻辑门的延迟逻辑门的延迟()rTPDDrTNitKVVKVV21121+++=或非门的直流电压传输特性曲线分析n输入或非门的 直流特性()rTPDDrTN数字集成电路设计之逻辑设计技术
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第9章 数字集成电路及其应用实例
第9章 数字集成电路及应用9.1 9.2 9.3 9.4 数字集成电路的分类与特性 集成门电路和中规模组合逻辑电路 中规模时序逻辑集成电路 集成555定时器及其应用日星期一集成电路原理及应用 山东理工大学电气与电子工程学院19.1 数字集成电路的分类与特性9.1.1 数字集成电路的分类 数字集成电路的种类繁多，在实际应用中，广 泛使用的是双极型（如TTL、HTL、DTL、ECL） 等和单极型（如CMOS、PMOS、NMOS）等集成电路。 CMOS和TTL集成电路是生产数量最多、应用最广泛、通用性最强的两大主流数字集成电路。日星期一 集成电路原理及应用 山东理工大学电气与电子工程学院 21. TTL数字集成电路 TTL是晶体管输入-晶体管输出的逻辑电路，它由NPN或PNP型晶体管组成。（1）74系列 （2）74H系列 （3）74S系列 （4）74LS系列（5）74ALS系列 （6）74AS系列（7）74F系列日星期一集成电路原理及应用 山东理工大学电气与电子工程学院32. CMOS数字集成电路 CMOS数字集成电路是由P沟道增强型MOS管和N沟 道增强型MOS管，按照互补对称形式连接起来的。（1）标准型B系列 电压范围宽（3～18V）、功耗小、速度较低、品种 多、价格低廉 。 （2）74HC系列是高速CMOS标准逻辑电路系列，在保持低功耗的 前提下，具有与74LS系列同等的工作速度。 （3）74AC系列 具有与74AS系列同等的工作速度和CMOS集成电路 固有的低功耗及电源电压宽等特点。日星期一 集成电路原理及应用 山东理工大学电气与电子工程学院 49.1.2 数字集成电路的一般特性 1.TTL电路的一般特性 （1）电源电压范围 TTL电路的工作电源电压范围很窄。S、LS、F系列 为5.0±5%；AS、ALS系列为5.0±10% （2）频率特性 TTL电路的工作频率比4000系列的高。 （3）TTL电路的电压输出特性 当工作电压为+5V时，输出高电平大于2.4V，输入 高电平大于2.0V；输出低电平小于0.4V，输入低电 平小于0.8V 。日星期一 集成电路原理及应用 山东理工大学电气与电子工程学院 5（4）最小输出驱动电流 标准TTL电路为16mA；LS-TTL电路为8mA； S-TTL电路为20mA；ALS-TTL电路为8mA； AS-TTL电路为20mA。（5）扇出能力标准TTL电路为40；LS-TTL电路为20；S-TTL电路 为50；ALS-TTL电路为20；AS-TTL电路为50 。 对于同一功能编号的各系列TTL集成电路，它们 的引脚排列与逻辑功能完全相同 ,但是它们在电 路的速度和功耗方面存在着明显的差别。日星期一 集成电路原理及应用 山东理工大学电气与电子工程学院 62. CMOS系列集成电路的一般特性 （1）电源电压范围 电源电压范围为3～18V。74HC系列约在2～6伏。（2）功耗 当电源电压VDD=5V时，CMOS电路的静态功耗分 别是：门电路类为2.5~5?W；缓冲器和触发器类为 5~20uW；中规模集成电路类为25~100?W 。 （3）输入阻抗 CMOS电路的输入阻抗取决于输入端保护二极管的 漏电流，因此输入阻抗极高，可达108~1011Ω以上。 （4）抗干扰能力 因为它们的电源电压允许范围大，因此它们输出 高低电平摆幅也大，抗干扰能力就强。日星期一 集成电路原理及应用 山东理工大学电气与电子工程学院 7（5）逻辑摆幅 输出的逻辑高电平“1”非常接近电源电压VDD ，逻 辑低电平“0” 接近电源VSS 。 （6）扇出能力 在低频工作时，一个输出端可驱动50个以上CMOS 器件。 （7）抗辐射能力 CMOS管是多数载流子受控导电器件，射线辐射对 多数载流子浓度影响不大。 （8）CMOS集成电路的制造 CMOS集成电路的制造工艺比TTL集成电路的制造 工艺简单, 占用硅片面积小，适合于制造大规模和 超大规模集成电路。日星期一 集成电路原理及应用 山东理工大学电气与电子工程学院 89.1.3 使用数字集成电路的注意事项1. 不允许在超过极限参数的条件下工作。电路在超 过极限参数的条件下工作，就可能工作不正常，且 容易引起损坏。2. 电源的电压的极性千万不能接反。3. CMOS电路要求输入信号幅度不能超过VDD~VSS。 4. 对多余输入端的处理。对CMOS电路，多余的输入 端不能悬空；对TTL电路,对多余的输入端允许悬空。5. 多余的输出端，应该悬空处理，决不允许直接接 到VDD或VSS 。日星期一 集成电路原理及应用 山东理工大学电气与电子工程学院 96. 由于CMOS电路输入阻抗高，容易受静电感应 发生击穿，除电路内部设置保护电路外，在使用 和存放时应注意静电屏蔽 。 7. 多型号的数字电路它们之间可以直接互换使用, 但有些引脚功能、封装形式相同的IC，电参数有 一定差别，互换时应注意。 8. 注意设计工艺，增强抗干扰措施。在设计印刷线 路板时，应避免引线过长，要把电源线设计得宽一 些，地线要进行大面积接地，这样可减少接地噪声 干扰。在CMOS逻辑系统设计中，应尽量减少电容 负载。日星期一 集成电路原理及应用 山东理工大学电气与电子工程学院 109.2 集成门电路和中规模组合逻辑电路9.2.1 集成逻辑门电路及应用1. 集成逻辑门电路 （1）常用逻辑门电路图形符号1) 与非门Y1 ? AB2) 或非门A B A B&Y1Y2 ? A ? B≥1Y2日星期一集成电路原理及应用 山东理工大学电气与电子工程学院113) 与门Y3 ? AB4) 或门A B&Y3Y4 ? A ? B5) 非门A B A A B C D≥1Y4Y5Y5 ? A6) 与或非门1Y6 ? AB ? CD日星期一& ≥1Y612集成电路原理及应用 山东理工大学电气与电子工程学院7)异或门Y7 ? A ? B ? AB ? AB（2）反相器与缓冲器VCC 6A 6Y 5A 5Y 4A 4Y 14 13 12 11 10 9 8 1 1 74LS04 1 1 1 1A B=1Y7VDD 6A 6Y 5A 5Y 4A 4Y 14 13 12 11 10 9 81 1 CD4069 11111 2 3 4 5 6 7 1A 1Y 2A 2Y 3A 3Y GND1 2 3 4 5 6 7 1A 1Y 2A 2Y 3A 3Y VSS74LS04、 CD4069管脚排列图日星期一 集成电路原理及应用 山东理工大学电气与电子工程学院 13（3）与门和与非门VCC 4B 4A 4Y 3B 3A 3Y 14 13 12 11 10 9 8 & 74LS00 & & & & VCC 4B 4A 4Y 3B 3A 3Y 14 13 12 11 10 9 8 & 74LS08 & &1 2 3 4 5 6 7 1A 1B 1Y 2A 2B 2Y GND VCC 2D 2C NC 2B 2A 2Y 14 13 12 11 10 9 8 & 74LS20 & 1 2 3 4 5 6 7 1A 1B NC 1C 1D 1Y GND日星期一1 2 3 4 5 6 7 1A 1B 1Y 2A 2B 2Y GNDVDD 4B 4A 4Y 3Y 3B 3A 14 13 12 11 10 9 8& CD4011 & & &1 2 3 4 5 6 7 1A 1B 1Y 2Y 2A 2B VSS14集成电路原理及应用 山东理工大学电气与电子工程学院2.集成门电路的应用 （1）定时灯光提醒器R1 25kΩ RP 510kΩ 1 开 关 + C 3300? F3VIC-1 1 2 3IC-2 1 4 R3 1kΩ VD2 红R2 1kΩ VD1 绿日星期一集成电路原理及应用 山东理工大学电气与电子工程学院152.集成门电路的应用 （2）定时声音提醒器SA1 SA2 IC1-1 IC1-2 1 1 3 5 2 4 2 6 + R1 C1 1000? 33kΩ F IC1-3 8 10 3 9 BL IC1-4 14 12 11 VT1 4 R3
1kΩR2 5.1kΩ+6VC2 0.1?FRP 4.7MΩ日星期一集成电路原理及应用 山东理工大学电气与电子工程学院162.集成门电路的应用（3）双音门铃电路T VD1~VD4SA1C2 220?F~220VIC1-1 1 1 2 IC1-2 1 3 4 R1 36.9kΩ+6VBLIC1-3 IC2-1 IC2-2 1& 5 & 1 6 3 5 2 4 6C1 22? F IC2-3 & 10 9 8 R2 5.3kΩVD5C3 0.1? FVD6VT1 9013IC1:CD4069 IC2:CD4011 VD1~VD6:IN44148日星期一IC2-4 & 11 13 12R3 24kΩC4 0.047? F17集成电路原理及应用 山东理工大学电气与电子工程学院9.2.2 中规模组合逻辑电路1. 编码器 编码：用文字、符号或者数字表示特定对象的 过程(用二进制代码表示不同事物)。 分类： 二进制编码器 2n→n二―十进制编码器 10→4 普通编码器 或优先编码器集成电路原理及应用 山东理工大学电气与电子工程学院日星期一18（1） 二进制编码器用 n 位二进制代码对 N = 2n 个信号进行编码的电路。 编码表 3 位二进制编码器(8 线- 3 线)I1 输 入 I3 I5 I7 I0 I2 I4 I6 3位 二进制 编码器 Y2 Y1 输 出 Y0 输入 输 出Y2 Y1Y0I0 ? I7 是一组互相排斥的 输入变量，任何时刻只能有 一个端输入有效信号。日星期一I0 I1 I2 I3 I4 I5 I6 I70 0 0 0 1 1 1 10 0 1 1 0 0 1 10 1 0 1 0 1 0 119集成电路原理及应用 山东理工大学电气与电子工程学院函数式Y2 ? I 4 ? I 5 ? I 6 ? I 7 ? I 4 ? I 5 ? I 6 ? I 7 Y1 ? I 2 ? I 3 ? I 6 ? I 7 ? I 2 ? I 3 ? I 6 ? I 7 Y0 ? I1 ? I 3 ? I 5 ? I 7 ? I 1 ? I 3 ? I 5 ? I 7逻辑图Y0― 用或门实现 Y1 Y2― 用与非门实现 Y0 Y1 Y2≥1≥1≥1&&&I7 I6 I5 I4日星期一I3 I2I 1 I0I7 I6 I5 I4I3 I2I1 I 020集成电路原理及应用 山东理工大学电气与电子工程学院（2）二－十进制编码器 二－十进制编码器是将十进制的十个数码0 ~ 9 编成对应的二进制代码的电路 。 几种常用编码 二-十进制编码 8421 码、余 3 码、2421 码、5211 码、余 3 循环码、右移循环码其他编码 循环码（反射码或格雷码） ISO码、 ANSCII（ASCII）码日星期一 集成电路原理及应用 山东理工大学电气与电子工程学院 21输入输出8421BCD码编 码器的真值表Y3 Y2 Y1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 0 0 1 1 0 0Y0 0 1 0 1 0 1 0 1 0 122I0I1 I2 I3 I4 I5 I6 I7 I8 I9日星期一集成电路原理及应用 山东理工大学电气与电子工程学院（3）优先编码器74LS148 优先编码： 允许几个信号同时输入，但只对 优先级别最高的进行编码。74LS148 ：8个信号输入端 I0 ～ I7，优先顺序 I7 ? I0输入低电平有效输入使能端 ST 低电平有效3个二进制码输出端 Y2 Y1 Y0 输出使能端 YS 优先编码工作状态标志端 YES日星期一集成电路原理及应用 山东理工大学电气与电子工程学院23输ST I 0 I 11 0 0 0 0 0 0 0 × 1 × × × × × × × 1 × × × × × ×入I2 I3× 1 × × × × × 0 × 1 × × × × 0 1输I7× 1 0 1 1 1 1 1 × 1 × 0 1 1 1 1 1 1 0 0 0 0 1 1 1 1 1 1 0 0 1 1 0 0 1 1 1 1 0 1 0 1 0 1 0 1出1 1 0 0 0 0 0 0 0 0 1 0 1 1 1 1 1 1 1 124I4 I5 I6× × 1 × × × 0 1 1 1 × × 0 1 1 1Y 2 Y 1 Y 0 Y ES YS优先编 码器 74LS148 功能表00×001111111111111日星期一集成电路原理及应用 山东理工大学电气与电子工程学院YS YES & &优先编码器74LS148电路及引脚Y0≥1Y1≥1 ≥1Y2 I4 I512 3 41615 14 13VCCYS YES I3 I2 I1 I0 Y0&&&&&&&&&&&&I6 I7 STY156 7 8741481211 10 9Y2 1 1 1 1 1 1 1 1 1 1 1 1 GNDI0I1I2I3I4I5I6I7ST25日星期一集成电路原理及应用 山东理工大学电气与电子工程学院2.集成译码器& Y0 & Y1 S1 S2 S3 1 & & Y3 & Y4 & A0 1 1 & A1 1 1 & A2 1 1 Y7 Y6 Y5 & Y2译码是编码的逆过 程，是将具有特定 含义的一组代码 “翻译”出它的原 意。 (1)3线－8线译码 器74LS138A0 A1 A2 S2 S3 S1 Y7 GND 1 16 VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6 2623 4 5 6 7 8 74LS1381514 13 12 11 10 9日星期一集成电路原理及应用 山东理工大学电气与电子工程学院74LS138的真值表 输入S 1 S 2 S 3 A2 A1 A0输出Y 0 Y1 Y 2 Y3 Y 4 Y5 Y 6 Y71 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 × × × × × × 0 0 0 1 1 00 × × × × 1 1 1 1 1 0 0 0 0× × 1 × × × 0 0 0 0 0 0 0 01 111 111 111 101 110 111 011 111 1110000110 00 111000011 011111101027日星期一1 1 1 1 1 1 集成电路原理及应用 1山东理工大学电气与电子工程学院 1 1 1（2）数码显示器 数码显示器 af半导体显示(LED) 液晶显示(LCD)g be d c每字段是一只 发光二极管共阳极 ― 低电平驱动+5V1 0 A 3 0 1 A2 1 0 A1 0 1 A0+VCC1 0 1 0 1 显示 0 1 译码器 0 1 0 1 0 0 1 Ya Yb Yc Yd Ye Yf Yg+VCCa b c d e f日星期一gR共阳集成电路原理及应用 山东理工大学电气与电子工程学院28a共阴极 ― 高电平驱动 f g be d c+VCCga b c d e f+5 VR1 0 A 3 1 0 A2 1 0 A1 1 0 A00 1 0 1 0 显示 1 0 译码器 1 0 1 0 1 1 0Ya Yb Yc Yd Ye Yf Yg共阴日星期一集成电路原理及应用 山东理工大学电气与电子工程学院29（3）七段显示译码器74LS247 是把8421BCD码译成对应于数码管的七个字段 信号，驱动数码管，显示出相应的十进制数码。，A1 A2，1 2 3 4 5 6 7 74LS24716 15 14 13 12 11 10VCC f g a b c d e30LT BI RBI A3 A0输入信号 A3，A2，A1，A0 输出信号 a b c 控制端 LTRBId e fBIg，GND89日星期一集成电路原理及应用 山东理工大学电气与电子工程学院74LS247功能表 输出 输入 LT RBI BI A3 A2 A1 A0 a b c d e0 ×× × 1 1 0 1f g0 1 1 0 1 1 0 0 0 1 0 0 1 1 1 0 0 0 0 0 1 0显示8 全灭 灭零 0 1 2 3 4 5 6 7 8 9311 × ×××0 × ××× 0 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 10 1 1 00 1 1 00 1 1 00 1 1 00 1 1 01 × 1 × 1 × 1 × 1 × 1 × 1 × 1 ×日星期一 1 ×10 0 1 0 0 0 000 0 0 1 1 0 001 0 0 0 0 0 010 0 1 0 0 1 010 1 1 1 0 1 01 1集成电路原理及应用 山东理工大学电气与电子工程学院 0 0 1 0 0 0 0 1 0 074LS247和共阳极TLRO5O1HRA数码管连接图+5V 5 16 3 4 VCC LT RBI BI a b A3 c A2 d 74LS247 A1 A0 GND1312 11 10621 7e 9 f 15 g 14 300Ω ×7集成电路原理及应用 山东理工大学电气与电子工程学院8日星期一323. 数字编译码电路MC145030 MC145030是一种编译码合为一体的单片集成电路。 （1）各管脚的功能A0A8 A1 A2 A3 1 2 3 4 5MC14503020 19 18 17 16OSC1 OSC2 OSC31脚～9脚：是地址信 号输入端VSSEO DO VDD DR DI10脚：是编码使能端， 上升沿有效11脚：为编译码状态指示信 号输出端，编码时为高电平， 译码和空闲时为低电平33A4 A5 A6A7 END6 7 8 9 1015141312 11ST日星期一集成电路原理及应用 山东理工大学电气与电子工程学院12脚：为译码信号输入端，外部数据信号由 该脚输入 13脚：译码复位端，当该脚为高电平时，使15脚 强制复位，输出低电平 17脚：为电源负端, 通常接地 15脚：为译码信号输出端 16脚：输出编码脉冲 14脚：为电源端, 电源范围2～6V 18、19、20脚：外接电阻和电容，组成振荡器， 为芯片提供工作时钟。日星期一 集成电路原理及应用 山东理工大学电气与电子工程学院 34（2）MC145030应用电路R1 R2 C R1 R2 C 20 19 18 1 OSC OSC OSC A0 1 2 3 3 VDD A1 4 E0 A2 5 A3 DI MC A4 7 A5 ST 8 A6 9 A7 2 A8 EN DR VSS +V 10 13 17 20 19 18 OSC OSC OSC 1 A0 1 2 3 14 A1 3 12 …. 可 选 择 直 线 连 线 可 以 是 红 外 超 声 射 频 等 载 体 16 15 11 ST DI E0MC145030电路可组成应答式多路编 码 开 关14 16 12 15 11+V+VA2 4 A3 5 A4 6报警系统。 芯片的工作 时钟与外接+VA5 7A6 8 A7 9 A8 2 EN 10VSS 17DR 13电阻R1、R2和电容C数12 16 12 16 同上 同上值有关。35日星期一集成电路原理及应用 山东理工大学电气与电子工程学院4. 数据选择器 在多路数据传送过程中，能 够根据需要将其中一路挑选 出来作为输出的电路 。1D0D1 D274LS151的功能G A2 A1 A0 1 × × ×Y W 00 0 0 00 0 0 1D0D1地址输入端A2 A1 A0，可选择D0～D7 8个数据。 输入使能端 G 低电平有效。 输出端 Y、W 。360 0 1 00 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1日星期一D2D3 D4 D5 D6 D7D3 D4 D5 D6D7集成电路原理及应用 山东理工大学电气与电子工程学院G D01 &74LS151逻辑图 和引脚图≥1 D3 D2 1 2 3 4 74LS151 Y 5 6 7 8 12 11 10 9 D7 A0 A1 A2 16 15 14 13 VCC D4 D5 D6D1D2 D3 D4 D5 D6 W D7 W 1 Y D1 D0GGND 1 1 1A0 A1 A21 1 1日星期一集成电路原理及应用 山东理工大学电气与电子工程学院379.3 中规模时序逻辑集成电路9.3.1 集成触发器和锁存器 基本要求 1. 有两个稳定的状态(0、1)，以表示存储内容； 2. 能够接收、保存和输出信号。 现态和次态 n 1. 现态： Q 触发器接收输入信号之前的状态。 触发器接收输入信号之后的状态。 2. 次态：Q 分类 基本、同步、主从和边沿。 1. 按电路结构和工作特点： 2. 按逻辑功能分：RS、JK、D 和 T(T? )。 3. 其他： TTL 和 CMOS，分立和集成。日星期一 集成电路原理及应用 山东理工大学电气与电子工程学院 38n ?11. JK触发器 （1）JK触发器符号及功能 JK触发器的状态表 输入 输出 J K Qn Qn+1 0 0 0 0 0 0 1 1 0 1 0 0 0 1 1 0 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 0日星期一J CP1JQC11K QKJK触发器的 特性方程Qn ?1? J Q ? KQnn集成电路原理及应用 山东理工大学电气与电子工程学院39（2）双JK触发器74LS7674LS76是有预置和清零功能的双JK触发器JK触发器的状态表输入R D S D CP输出 J × × × 0 K × × × 0Qn ?1Qn ?11CP只有在CP脉冲下降沿到 1611 0 0 10 1 0 1× × × ↓1 0 1*0 1 1*来时，根据J、K端的取 1SD 2 15 1Q1RD 3 14 值决定触发器的状态。1Q1KQn Qn10nGND 4 13 74LS76 5 如无CP脉冲下降沿到 2K VCC 122CP 6 11 来，无论有无输入数 2SD 2Q 2Q 2J1J11 1 111 1 1↓↓ ↓ 110 1 ×01 1 ×01nQ Q2RD据信号，触发器保持原状态不变。8 9710Qn Qn40日星期一集成电路原理及应用 山东理工大学电气与电子工程学院2. D触发器 （1）D触发器符号及功能D触发器的状态表D CP 1D QC1Q输入 D 0 1输出 Qn+1 0 1D触发器的特性方程 ：Qn+1 = D日星期一集成电路原理及应用 山东理工大学电气与电子工程学院41（2）八D触发器74LS273 74LS273是上升沿触发的8位数据锁存器。 具有复位功能。74LS273的功能表D 1Q 1D 2D 2Q 3Q 3D 4D 4QGND 20 1 19 2 18 3 17 4 5 74LS273 16 15 6 14 7 13 8 12 9 10 11 VCC 8Q 8D 7D 7Q 6Q 6D 5D 5Q CP输入RD输出 D × 1 0 ×CP × ↑ ↑ 0Qn+1 0 1 0 Qn0 1 1 1日星期一集成电路原理及应用 山东理工大学电气与电子工程学院4274LS273所组成的 8路数显抢答器日星期一集成电路原理及应用 山东理工大学电气与电子工程学院439.3.2 集成移位寄存器1. 概念 寄存： 把二进制数据或代码暂时存储起来。 寄存器： 具有寄存功能的电路。 2. 特点 主要由触发器 构成,一般不对1 0 1 串行 输入 0 1控制信号Q0 Q1并行 … 0 输出QnC1? FF0 FF1 ? FFnC1D 1 0 D1 1 … DnC1 0 01 0串行 输出 并行 输入44存储内容进行处理。日星期一集成电路原理及应用 山东理工大学电气与电子工程学院?3. 分类 (1) 按功能分基本寄存器 (并入并出) 移位寄存器 (并入并出、并入串出、 串入并出、串入串出) (2) 按开关元件分 多位 D 型触发器 基本寄存器 锁存器 寄存器阵列 TTL 寄存器 单向移位寄存器 移位寄存器 双向移位寄存器 CMOS 寄存器日星期一基本寄存器 (多位 D 型触发器) 移位寄存器 (同 TTL)45集成电路原理及应用 山东理工大学电气与电子工程学院4. 集成双向移位寄存器74LS194D0 S1 S01 1 1 1D1D2D3D1R 右移串 行输入& ≥1 G10& ≥1 G11& ≥1 G12& ≥1 G13D1L 左移串 行输入RD G23 FF3 1S CI 1R R DIR D0 D1 D2 D3 2 3 4 5 6 7 8 74LS19 4 1 1 6 1 5 14 1 3 12 11 10 9 VCC Q0 Q1 Q2 Q3 CP S1 S01G20 FF0 1S CI 1R R1G21 FF1 1S CI 1R R1G22 FF2 1S CI 1R R1CP RD1 1DILQ0日星期一Q1Q2Q3GND集成电路原理及应用 山东理工大学电气与电子工程学院4674194的功能表功能 清零 保持 并入 输 入 输出 S0 CP DIR DIL D0 D1 D2 D3 Q0n+1Q1n+1 Q2n+1 Q3n+1× × × × × × × × × × × d0 d1 d2 d3 × × × × × × × × × × 1 0 × × × × × × × × 0 d0 1 0 0 d1 Q0n Q0n 0 d2 0 d3 0 ↑ ↑ ↑ ↑ ↑ 1 0 × × × × Q0n Q1n Q2n Q3n Q1n Q2n Q1n Q2n 0 Q3n47R DS10 × × × × 1 × × 1 1 1 0 1 0 1 1 1 1 1 0 1 1 1 0 0 0右移左移 保持Q1n Q2n Q3n 1 Q1n Q2n Q3n Q0n Q1n Q2n× ×× × × × ×日星期一集成电路原理及应用 山东理工大学电气与电子工程学院9.3.3 集成计数器功能：对时钟脉冲 CP 计数。 应用：分频、定时、产生节拍脉冲和脉冲序列、 进行数字运算等。 分类： 按数制分： 二进制计数器、十进制计数器、 N 进制(任意进制)计数器 加法计数器、减法计数器、 按计数方式分： 可逆计数 按时钟控制分： 同步计数器 异步计数器日星期一 集成电路原理及应用 山东理工大学电气与电子工程学院 481. 集成二进制计数器74LS161 74LS161是4位二进制同步加法计数器，它除了有二 进制加法计数功能外，还具有异步清零、同步并行 置数，保持等功能。 1 1 0 0 0 Q Q0 Q1 Q2 0 3VCC CO Q0 Q1 Q2 Q3 T LD16 15 14 13 12 11 10 9741611 2 3 4 5 6 7 8P T CPCO74161LDCR CP D0 D1 D2 D3 P 地 引脚排列图日星期一CR D0 D1 D2 D3 0 0 1 1 逻辑功能示意图49集成电路原理及应用 山东理工大学电气与电子工程学院的状态表输CR LD 0 ? 1 0 1 1 1 1 1 1 P ? ? 1 0 ?入输出备注T CP D3 D2 D1 D0 Q3n+1 Q2n+1 Q1n+1 Q0n+1CO 0 0 0 0 清零 ? ? ? ? ? ? 0 置数 ? ? d3 d2 d1d0 d3 d2 d1 d0 1 ? ? ? ? ? 计 数 ? ? ? ? ? ? 保 持 C=0 0 ? ? ? ? ? 保 持CR = 0 Q3 ? Q0 = 0000 异步清零 同步并行置数 CR=1，LD=0，CP?Q3 ? Q0 = D3 ? D0日星期一 集成电路原理及应用 山东理工大学电气与电子工程学院 50的状态表输CR 0 1 1 1 1 LD P ? ? 0 ? 1 1 1 0 1 ? T ? ? 1 ? 0入输出注CP D3 D2 D1 D0 Q3n+1 Q2n+1 Q1n+1 Q0n+1CO 0 0 0 0 清零 ? ? ? ? ? 0 置数 ? d3 d2 d1d0 d3 d2 d1 d0?? ?? ? ? ? ? ? ? ? ? ? ? ?计 数 保 持 保 持0CR = 1, LD = 1, CP?， T = 1 二进制同步加法计数 P= 保持 CR = 1，LD = 1， PT = 0 CO = 0 若 T= 0 n n n n CO ? Q3 Q2 Q1 Q0 若 T= 1日星期一 集成电路原理及应用 山东理工大学电气与电子工程学院 51输入脉 冲数n n Q3n Q2 Q1n Q0n Q3n ?1Q 2 ?1 Q1n ?1 Q0n ?11 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16日星期一0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 10 0 0 0 1 1 1 1 0 0 0 0 1 1 1 10 0 1 1 0 0 1 1 0 0 1 1 0 0 1 10 1 0 1 0 1 0 1 0 1 0 1 0 1 0 10 0 0 0 0 0 0 1 1 1 1 1 1 1 1 00 0 0 1 1 1 1 0 0 0 0 1 1 1 1 00 1 1 0 0 1 1 0 0 1 1 0 0 1 1 01 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0二 进 制 同 步 加 法 计 数 器 的 状 态 表52集成电路原理及应用 山东理工大学电气与电子工程学院2. 十进制计数器（8421BCD 码）十进制同步加法计数器74LS160状态图 /0 /0 /0 10 0 /0 /1 /0 /0 /0 /0 11 VCC CO Q0 Q1 Q2 Q3 T LD16 15 14 13 12 11 10 9Q3Q2Q1Q0741601 2 3 4 5 6 7 8CR CP D0 D1 D2 D3 P 地日星期一 集成电路原理及应用 山东理工大学电气与电子工程学院 533. 利用集成计数器构成N进制计数器（1）集成计数器计数长度的扩展 级联 N1 和 N2 进制计数器，容量扩展为 N1 ? N2CP N1进制 计数器 Q0 Q1 Q2 Q3 进位CCPN2进制 计数器 Q4 Q5 Q6 Q7Q0 Q1 Q2 Q3 P CO T 74161(1)LD CP CR D0 D1 D2 D316 ? 16 = 2561 11 CPCO0 Q0 Q1 Q2 Q3 P CO T 74161(0)LD 1 CP CR 1 D0 D1 D2 D3日星期一集成电路原理及应用 山东理工大学电气与电子工程学院54（2）用反馈清零法获得任意进制计数器 思 路： 当计数到 SN 时，立即产生清零信号， 使返回 S0 状态。（瞬间即逝） 步 骤： 1. 写出状态 SN 的二进制代码； 2. 求归零逻辑表达式； 3. 画连线图。 [例]用 74161构成十二进制计数器。S12 ? 1100CR ? Q3Q21Q0 Q1 Q2 Q3 CO0 Q0 Q1 Q 2 Q3 CTP 74161 CO 1 CT (0) LD TCP CR D0 D1 D2 D3&状态S12的作用： CP 产生归零信号日星期一异步清零55集成电路原理及应用 山东理工大学电气与电子工程学院4. 数字钟数字钟是由石英晶体振荡器、分频器、计数器、译码器、显示器和校时电路组成。石英晶体振荡器产生的信号经过分频器作为秒脉冲， 秒脉冲送入计数器计数，计数结果通过“时”、“分”、“秒”译码器显示时间。（1）振荡器:由CC4069非门IC1-1，IC1-2、 f0=32768Hz的石英晶体振荡器、电阻和电容组成 （2）分频器:由两个74LS393 IC2、IC3组成日星期一 集成电路原理及应用 山东理工大学电气与电子工程学院 56（3）计数器:由六个74LS160 IC4、IC5、IC6、IC7、 IC8、IC9和相应的门电路组成。 （4）译码和显示电路：由六个74LS247 IC10、IC11、 IC12、IC13、IC14、IC15、IC16和六个数码管组成。（5）时间校准电路：时间校准电路的作用是当计时器刚接通电源或走时出现误差时，实现对“时”、“分”、“秒”的校准，由四2输入与门74LS08、四2输入或门74LS32、四2输入或非门74LS02等组成。日星期一 集成电路原理及应用 山东理工大学电气与电子工程学院 57数字钟电路图日星期一集成电路原理及应用 山东理工大学电气与电子工程学院589.3.4 十进制加减/译码/锁存驱动电路 CD40110及其应用1. CD40110逻辑功能CD40110能完成十进 制的加法、减法、进a g f TE R LE CPD VSS 2 3 4 5 6 7 8CD 15 14 13 12 11 10 9 VDD b c d e QBO QCO CPU位、借位等计数功能，并能直接驱动小型七段LED数码管。日星期一集成电路原理及应用 山东理工大学电气与电子工程学院59CD40110 功能表 CPU CPD LE TE R ↑ × 0 0 0 × ↑ 0 0 0 ↓ ↓ × × 0 × × × × 1 × × × 1 0 ↑ × 1 0 0 × ↑ 1 0 0日星期一计数器功能 加1计数 减1计数 保持 清零 禁止 加1计数 减1计数显示 随计数器显示 随计数器显示 保持 0 不变 不变 不变集成电路原理及应用 山东理工大学电气与电子工程学院602. 数显式脉搏测试仪日星期一集成电路原理及应用 山东理工大学电气与电子工程学院619.3.5 4位十进制定时/减法计数集成电路 TEC9410及应用TEC9410是四位十进制减法定时、计数专用集 成电路，采用大规模CMOS工艺制作。它具有集成 度高、抗干扰能力强、功能齐全、性能可靠、外围 元件少等优点。 1. TEC9410工作原理 该集成电路由振荡及分频、数码预置、四位 BCD码减法计数器、七段译码驱动、LED动态扫 描等电路组成 。日星期一 集成电路原理及应用 山东理工大学电气与电子工程学院 622. TEC9410的引脚功能 9脚：置数，计数控制端S2 S3 S4 7、6、5、4脚： LED显示 D4 扫描信号和预置数选通信 D3 D2 号，高电平有效。 D1 1m 27、1、2、3脚：拨盘预 Qc 置数输入信号 CP 1s 15、16脚：外接晶体振荡器 T 0.01s 12脚：4位BCD码计数器 GND 1 2 3 4 5 6 7 8 9 10 11 12 13 14 28 27 26 25 24 23 22 21 20 19 18 17 16 15 VDD S1 ZO ZOH g f e d c b a BO OSC2 OSC1第2位控制输入端日星期一 集成电路原理及应用 山东理工大学电气与电子工程学院 632. TEC9410的引脚功能 (续)17脚： 级联借位信号S2 S3 S4 D4 D3 D2 D1 1m Qc CP 1s T 0.01s GND 1 2 3 4 5 6 7 8 9 10 11 12 13 14 28 27 26 25 24 23 22 21 20 19 18 17 16 15 VDD S1 ZO ZOH g f e d c b a BO OSC2 OSC125脚：级联控制端 10脚：计数脉冲输入端 18～24脚：驱动七段LED 显示器的输入信号 13、11、8脚：0.01s、1s、 1min时基信号输出端26脚：输出端，当4位计 数器减为零时，ZO=1， 同时停止计数日星期一集成电路原理及应用 山东理工大学电气与电子工程学院643. 应用电路日星期一集成电路原理及应用 山东理工大学电气与电子工程学院659.3.6 多功能程控彩灯CD71061P及其应用 CD71061P是一种专用的多功能程控彩灯集成 电路，采用大规模CMOS工艺制作，它具有集成度 高、抗干扰能力强、功能齐全、扩展简便、外围元 件少等优点。1. CD71061P的引脚功能CD71061P由振荡器，扩展开关，时序脉冲 发生器，花样控制器，译码器，花样控制器和驱 动器组成。日星期一集成电路原理及应用 山东理工大学电气与电子工程学院6615、1、2、3脚：为花样 编程控制端 12、11、10、9、7、6、B2B3 B4 Q8 Q7 1 16VDDB1 APP RC Q1 Q2 Q3 Q423 4 51514 135、4脚：信号输出端 13脚：为振荡器外接阻 容元件端 14脚：为扩展端1211 10Q6 Q5 VSS6789日星期一集成电路原理及应用 山东理工大学电气与电子工程学院672. CD71061P的应用电路S 花样 编程 3V 15 1 2 16 VDD VD1~VD8 Q1 12 Q2 11 Q3 10 Q4 9 Q5 7 Q6 6 Q7 5 Q8 4B1B2 B33 B4 13 RCIC CD71061PC2 0.1? FC1 47? FRP 1M VSS 8R 100Ω68日星期一集成电路原理及应用 山东理工大学电气与电子工程学院程控花样变化表序号 1 2 3 B1 VSS VSS VSS B2 VSS VSS VDD B3 VSS VDD VSS B4 0 0 0 弹性胀缩 全亮间隔闪亮 向左倒流水 花样输入45 6 7 8VSSVDD VDD VDD VSSVDDVSS VSS VDD VDDVDDVSS VDD VDD B400 0 0 B3向右顺流水向右依次亮同时熄 同时亮向左依次熄 弹性胀缩、全亮间隔闪亮、向左倒流 水……循环 向左倒流水、向右顺流水自动循环910VDDVSSVSSVSSB4B4B3B3向右依次亮同时熄、同时亮向左依次 熄弹性胀缩、全亮间隔闪亮69日星期一集成电路原理及应用 山东理工大学电气与电子工程学院CD71061P的扩展电路16 VD0 1N40011VD×n125S15花 样 编 程B1B2 B3VDD1 2.3IC21 2 3Q146V C2 0.1?IC1 B4 CD71061P 13 RC共 8 路4 5 1 2.3IC9R98VD×nQ8VSS C1 10? FRP 1M8R1~R8 4 1k×8 IC1~IC8TWH8778×8R16日星期一集成电路原理及应用 山东理工大学电气与电子工程学院709.4 集成555定时器及其应用9.4.1 集成555定时器 1. 电路结构VCC (8) (4)复位输入端(0)vIC (5)5 k?电阻分压器vI1(6)+ C - 15 k?R&输出缓冲反相器GvI2(2)+5 k?SC2&&1(3)vo电压比较器vo’(7)T(1)晶体管日星期一基本RS触发器集成电路原理及应用 山东理工大学电气与电子工程学院 712. 集成555定时器的功能8 5 +VCC 40&6 2 7 T 1RDQ1SD& Q&130uO日星期一集成电路原理及应用 山东理工大学电气与电子工程学院722. 集成555定时器的功能(续)如果悬空2 VCC 3? 2 VCC 38 5 6 2 7+VCC 41 RD1&Qu6 u21 VCC 31 ? VCC 30 SD 0&Q1&13uo1T 1日星期一集成电路原理及应用 山东理工大学电气与电子工程学院732. 集成555定时器的功能(续)如果悬空2 VCC 38 5 6 2 7+VCC40 RD1?2 VCC 3u6& Q11 ? VCC 3u21 VCC 3SD 1&Q0&130uoT 1日星期一集成电路原理及应用 山东理工大学电气与电子工程学院742. 集成555定时器的功能(续)如果悬空2 VCC 38 +VCC 4 5 6 2 7 T 11 RD SD 112 ? VCC 3u6u21 VCC 3&Q?1 VCC 3&Q&保持1保持3uo日星期一集成电路原理及应用 山东理工大学电气与电子工程学院753. 基本功能 U6 ? &2VCC/3 U2 U4 ? 0 &VCC/3 1 &VCC/3 1 &VCC/3 UOVT的状态导通导通 不变 截止0 0不变&2VCC/3&2VCC/3VCC 8 u&#39;o ui1 ui2 4 RD117 3 6 555 2 5 1uouiC如果在电压控制端（5脚）施加一 个外加电压（其值在0～VCC之 间），比较器的参考电压将发生 变化，电路相应的阈值、触发电 平也将随之变化。76日星期一集成电路原理及应用 山东理工大学电气与电子工程学院9.4.2 多谐振荡器1. 多谐振荡器的工作原理 多谐振荡器是能产生矩形波的一种自激振荡 器电路，由于矩形波中除基波外还含有丰富的高 次谐波，故称为多谐振荡器 。 多谐振荡器没有稳态，只有两个暂稳态，在自身因素的作用下，电路就在两个暂稳态之间来回转换 。日星期一集成电路原理及应用 山东理工大学电气与电子工程学院77(1) 电路组成和工作原理2V 3 CC1V 3 CCuC t8 R1+VCC 4uO &QUOHUOL56R2t12& QT&3uCuoC7 1日星期一集成电路原理及应用 山东理工大学电气与电子工程学院78(2) 参数的估算 1. C 充电时间 tPH tPH=0.7(R1+R2)C2V 3 CC1V 3 CCuCt2. C 放电时间 tPL tPL=0.7R2C3. 振荡周期 T=0.7(R1+2R2)CUOH UOLuOTtPH tPLt +VCCR1 7 R2 C + 6 2 843 5 14. 振荡频率 1? 1 f ? T 0.7 R1 ? 2 R2 C （ ）日星期一555uOC279集成电路原理及应用 山东理工大学电气与电子工程学院2.叮咚门铃+6VSBR2 30kΩ VD2 2AP10 R3 22kΩ R4 22kΩ87 6 IC 555 3C3 50?F +VD1 2AP1024+16Ω 1C1 47?FR1 47kΩC2 0.05?F日星期一集成电路原理及应用 山东理工大学电气与电子工程学院803.旋光彩灯控制电路+9VVD1~VD10 R1 50kΩ 7 4 8 3 14 RP 470kΩ 6 2 + C1 2.2?F 1 5 C2 0.01?F 13 IC1 555 CP IC2 CD MR 8 15 16 Q0 VT1~VT10 10×9014 R123R2R2~R11 10×2kΩR12~R21 10×1kΩ日星期一集成电路原理及应用 山东理工大学电气与电子工程学院81CD4017是十进制计数器，可作为十分频使用，并具有译码输出功能。CP CE MR Q5 Q1 Q0 Q2 Q6 Q7 Q3 GND 1 输出16 2 15 3 14 4 CD 12 6 11 7 10 8 9VCC MR CP CE TC Q9 Q4 Q80××100 1保持保持 Q0=1，Q1～ Q9=0× ×↑000计数保持 保持↓ ×× ↑ 01日星期一↓ 0计数82集成电路原理及应用 山东理工大学电气与电子工程学院9.4.3 单稳态触发器 1. 单稳态触发器的工作原理 单稳态触发器的特点： 1）有一个 稳态和一个暂稳态；2）在外来触发 脉冲作用下，电路将从稳态 翻转到暂稳态；暂稳态停留一段时间后, 又返回到稳定状态;3）暂稳态持续时间取决于电路的参数 。日星期一集成电路原理及应用 山东理工大学电气与电子工程学院83电路组成及工作原理+VCC R 7 8 4 3 5 1 VCCuI 06 555uo0.01 ?FuC2VCC/ 3 0VCCuIC+? uC -2uOtw输出脉冲宽度 tw = RCln3 = 1.1RC 改变 R、C 定时元件的数值可调节输出脉冲的宽度日星期一 集成电路原理及应用 山东理工大学电气与电子工程学院 842.简易触摸开关电路R 200kΩ 8 金属片 7 6V 2 6 + C1 50? F 555 3 415 C2 0.01? FVD日星期一集成电路原理及应用 山东理工大学电气与电子工程学院853. 555定时器的其它应用电路日星期一集成电路原理及应用 山东理工大学电气与电子工程学院86本章结束日星期一集成电路原理及应用 山东理工大学电气与电子工程学院87
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