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数电课程设计—简易顺序控制器.doc
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数电课程设计—简易顺序控制器
湖南工程学院
课程设计任务书
课程名称: 数字电子技术基础题目:简易顺序控制器(自选参数)
指导老师: 周京广
任务书下达日期 2014 年 9 月 1 日设计完成日期 2014 年 9 月12日 1
第1章设计总体思路和框图..................................... 7
1.1 设计总体思路.................................................... 7
1.2 框图原理介绍.................................................... 8
第2章单元电路介绍.................................................. 8
2.1 总循环模块设计............................................... 8
2.2 计数器模块设计............................................... 9
2.3 预置数模块设计............................................. 10
2.4 倒计时模块设计............................................. 11
2.5 二极管显示模块............................................. 12
2.6 秒脉冲模块...................................................... 13
第3章总电路设计..................................................... 14
第4章安装、调试..................................................... 15
4.1 安装步骤........................................................... 15
4.2调试步骤............................................................ 15
4.3调试电路图........................................................ 16
第5章故障分析与电路改进................................... 16
第6章总结与设计调试体会................................... 17 5
附录................................................................................... 19
参考文献.......................................................................... 21
第1章设计总体思路和框图
1.1 设计总体思路
课题任务是做一个简易顺序控制器,主体部分分5个步骤,分别用数码管显示各个步骤的倒计时并用一个数码管显示步骤数,扩展部分是用一个数码管显示总循环次数。具体5个步骤的参数分别为1—10S;2—15S;3—35S;4—30S;5—25S。由于192计数器的初始化的随机性并且我没有做手动置数,所以从第二个大循环开始才能正常显示。当第一个秒脉冲
进来时个位开始倒计时到0时向十位借位,由数码管显示,以此完成第一步骤的15秒倒计时;当十位和个位同时为0时向计时器模块进位,并向倒计时模块置数,同时计数器模块的数码管显示步骤数,以此来完成前一步骤进入下一步骤的过渡;当计数器从1加到5时并检测到6时再次置数为1,以此来完成一个大循环;当计数器检测到6时向总循环模块进位并由数码管显示,以此来实现大循环次数显示功能;其中由138译码器控制步骤数的二极管的亮灭。以上是大体的设计思路。
1.2 框图原理介绍
第2章单元电路介绍
2.1 总循环模块设计
利用计数器模块输出6时的脉冲给总循环计数器模块的74LS192加计数器时钟输入端UP来实现循环加次数,如图2。
2.2 计数器模块设计
利用倒计时模块的十位和个位同时借位时的脉冲给计数器模块74LS192的UP;并同时检测输出为6时再次将1置数以实现循环,最后由数码管显示步骤数,如图3。
2.3 预置数模块设计
利用计数器模块初始置入的数据经74LS138译码器译码输出。其中与或非逻辑电路由课题的参数设置列出的真值表逻辑转换而来,如表1。
经过逻辑转换器得到最小项依次为如下,最后电路图如图4。 D5:A'BC'+A'BC+AB'C'
D4:A'B'C+A'BC'+A'BC+AB'C
D2:A'B'C+A'BC'+AB'C'
A'B'C+A'BC'+AB'C'
2.4 倒计时模块设计
利用两块74LS192级联实现,用秒脉冲输入向个位192的减计数输入端实现个位的倒计时,再由个位的192借位脉冲输入到十位的192减计数输入端,实现十位的倒计时,当个位和十位同时为0时再次将计数器模块的预置数置入,如图5。 11
2.5 二极管显示模块
利用74LS138实现二极管按步骤次数显示。其中译码器真值表如表2,电路图如图6。
2.6 秒脉冲模块
利用555定时器接成多谐振荡器,震荡频率约为1Hz。取C1=C2=910nF,T=1S由公式T1=(R1+R2)C1ln2,T2=R2C1ln2,T=T1+T2可计算出R1=604KΩ,R2=453KΩ。仿真如图7,8。
第3章总电路设计
第4章安装、调试
4.1 安装步骤
1.首先用IC检测仪检测所领芯片的好坏,免得调试的时候出现不必要的麻烦,并且将导线按照长短颜色分类,以示区分。并且检测试验箱是否能正常工作。
2.按照仿真图上的模块分步接线,既不能一次性全部接线,也不能在所有独立模块接线没有完成时在模块中穿插接线。
3.分模块的主次接线,
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数字电路课程设计―3位二进制同步减法计数器和序列信号发生器
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什么是4位二进制同步计数器
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计数器内的数以四位二进制形式存在，内有4个触发器，一个触发器存放二进制的一个位。计数从0000开始计到1111，就是10--。。。。-，然后回到0000继续开始，只要你不让他停下就一直循环计数，一个时钟脉冲计一次数。
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什么是二进制计数器,二进制计数器原理是什么?
计数器是数字系统中用得较多的基本逻辑器件。它不仅能记录输入时钟脉冲的个数，还可以实现分频、定时、产生节拍脉冲和脉冲序列等。例如，计算机中的时序发生器、分频器、指令计数器等都要使用计数器。
计数器的种类很多。按时钟脉冲输入方式的不同，可分为同步计数器和异步计数器；按进位体制的不同，可分为二进制计数器和非二进制计数器；按计数过程中数字增减趋势的不同，可分为加计数器、减计数器和可逆计数器。
二进制异步计数器:
1.二进制异步加计数器
以三位二进制异步加法计数器为例，如图8.4.1所示。该电路由3个上升沿触发的D触发器组成，具有以下特点:每个D触发器输入端接该触发器Q 端信号，因而Q n＋1＝Q n，即各D触发器均处于计数状态;计数脉冲加到最低位触发器的C端，每个触发器的Q 端信号接到相邻高位的C端。
(2)原理分析:
假设各触发器均处于0态，根据电路结构特点以及D触发器工作特性，不难得到其状态图和时序图，它们分别如图8.4.2和图8.4.3所示。其中虚线是考虑触发器的传输延迟时间tpd后的波形。
由状态图可以清楚地看到，从初始状态000(由清零脉冲所置)开始，每输入一个计数脉冲，计数器的状态按二进制递增（加1），输入第8个计数脉冲后，计数器又回到000状态。因此它是23进制加计数器，也称模八（M=8）加计数器。
从时序图可以清楚地看到Q0，Q1,Q2的周期分别是计数脉冲（CP）周期的2倍，4倍、8倍，也就是说Q0,Q1,Q2,分别对CP波形进行了二分频，四分频，八分频，因而计数器也可作为分频器。
需要说明的是，由图8.4.3中的虚线波形可知，在考虑各触发器的传输延迟时间tpd时,对于一个n 位的二进制异步计数器来说，从一个计数脉冲（设为上升沿起作用）到来,到n 个触发器都翻转稳定,需要经历的最长时间是ntpd ，为保证计数器的状态能正确反应计数脉冲的个数,下一个计数脉冲（上升沿）必须在ntpd 后到来，因此计数脉冲的最小周期Tmin＝ntpd 。
2.二进制异步减计数器:
图8.4.4是3位二进制异步减计数器的逻辑图和状态图。从初态000开始，在第一个计数脉冲作用后，触发器FF0由0翻转为1（Q0的借位信号），此上升沿使FF1也由0翻转为1(Q1的借位信号)，这个上升沿又使FF2 由0翻转为1，即计数器由000变成了111状态。在这一过程中，Q0向Q1进行了借位,Q1向Q2进行了借位。此后，每输入1个计数脉冲，计数器的状态按二进制递减（减1）。输入第8个计数脉冲后，计数器又回到000状态，完成一次循环。因此，该计数器是23进制（模8）异步减计数器，它同样具有分频作用。
综上所述，可对二进制异步计数器归纳出以下两点：
(1)n位二进制异步计数器由n个处于计数工作状态(对于D 触发器，使Di=Qin；对于JK 触发器,使Ji=Ki=1) 的触发器组成。各触发器之间的连接方式由加、减计数方式及触发器的触发方式决定。对于加计数器,若用上升沿触发的触发器组成，则应将低位触发器的Q 端与相邻高一位触发器的时钟脉冲输入端相连（即进位信号应从触发器的Q 端引出）；若用下降沿触发的触发器组成,则应将低位触发器的Q 端与相邻高一位触发器的时钟脉冲输入端连接。对于减计数器，各触发器的连接方式则相反。
(2)在二进制异步计数器中，高位触发器的状态翻转必须在低一位触发器产生进位信号（加计数）或借位信号（减计数）之后才能实现。故又称这种类型的计数器为串行计数器。也正因为如此，异步计数器的工作速度较低。
8.4.2 二进制同步计数器
为了提高计数速度，可采用同步计数器，其特点是，计数脉冲同时接于各位触发器的时钟脉冲输入端，当计数脉冲到来时，各触发器同时被触发,应该翻转的触发器是同时翻转的，没有各级延迟时间的积累问题。同步计数器也可称为并行计数器。
1.二进制同步加计数器
图8.4.5是用JK触发器（但已令J=K）组成的4位二进制（M=16）同步加计数器。
由图可见，各位触发器的时钟脉冲输入端接同一计数脉冲CP ，各触发器的驱动方程分别为J0=K0=1,J1=K1=Q0、J2=K2=Q0Q1、 J3=K3=Q0Q1Q2 。
根据同步时序电路的分析方法，可得到该电路的状态表，如表8.4.1所示。设从初态0000开始，因为J0=K0=1,所以每输入一个计数脉冲CP，最低位触发器FF0就翻转一次，其他位的触发器FFi仅在 Ji＝Ki=Qi-1Qi-2……Q0＝1的条件下，在CP 下降沿到来时才翻转。
图8.4.6是图8.4.5电路的时序图，其中虚线是考虑触发器的传输延迟时间tpd 后的波形。由此图可知，在同步计数器中，由于计数脉冲CP 同时作用于各个触发器，所有触发器的翻转是同时进行的，都比计数脉冲CP 的作用时间滞后一个tpd ,因此其工作速度一般要比异步计数器高。
应当指出的是，同步计数器的电路结构较异步计数器复杂，需要增加一些输入控制电路，因而其工作速度也要受这些控制电路的传输延迟时间的限制。如果将图8.4.5电路中触发器FF1、FF2和FF3的驱动信号分别改为
即可构成4位二进制同步减计数器.
2.二进制同步可逆计数器:
实际应用中，有时要求一个计数器即能作加计数又能作减计数。同时兼有加和减两种计数功能的计数器称为可逆计数器。
4位二进制同步可逆计数器如图8.4.7所示，它是在前面介绍的4位二进制同步加和减计数器的基础上，增加一控制电路构成的。由图可知，各触发器的驱动方程分别为
当加/减控制信号X=1时，FF1－FF3中的各J、K 端分别与低位各触发器的Q 端接通，进行加计数；当X=0时，各J、K 端分别与低位各触发器的Q 端接通，进行减计数，实现了可逆计数器的功能
由于双稳态触发器有“1“和”0“两个状态，所以一个触发器可以表示移位二进制数。如果要表示n位二进制数，就得用n个触发器。
&&& 下表是四位二进制加法计数器得状态表，用四个双稳态触发器，它们具有计数功能：
&&& 1.异步二进制加法计数器
计数脉冲数
&&& 由上表可见，每来一个计数脉冲，最低位触发器翻转一次；而高位触发器是在相邻得低位触发器从“1“变位”0“进位时翻转。因此，可用四个主从型JK触发器来组成四位异步二进制加法计数器，如图22.3.所示。每个触发器的J,K端悬空，相当于”1“，故具有计数功能。触发器的进位脉冲从Q端输出送到相邻高位触发器的C端，这符合主从型触发器在输入正脉冲的下降沿触发的特点。图22.3.2是它的工作波形图。由于计数脉冲不是同时加到各位触发器的C端，而只加到最低位触发器，其他各位触发器则由相邻低位触发器输出的进位脉冲来触发，因此它们状态的变化有先有后，是异步的，称为异步加法计数器。
&&& 2.同步二进制加法计数器
&&&& 如果计数器还是用四个主从型JK触发器组成，根据上表可得出各位触发器的J,K端的逻辑关系式：
&&& 由上述逻辑关系式可得出上图所示的四位同步二进制加法计数器的逻辑图。由于计数脉冲同时加到各位触发器的C端，它们的状态变换和计数脉冲同步。
非常好我支持^.^
不好我反对
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