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数电实验报告答案
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【数电实验报告答案】数字电路实验报告院系：电气工程学院 专业：电气工程极其自动化 ：09 级 7 班 姓名：王哲伟 学号：1数字电路实验实验一一．试验用集成电路引脚图组合逻辑电路分析74LS00 集成电路 四 2 输入与非门 二．实验内容 1.实验一74LS20 集成电路 双 4 输入与非门X1 A U1A 74LS00N B U3A 74LS00N U2A D 74LS00N ABCD按 逻 逻 按 按 ， “1”灯 逻 表 表 表 ， “0”灯 逻 表 表 表 逻 逻 逻 逻 逻 逻 灯 灯 逻 “1”， 逻 灯 灯 逻 “0” 2.5 VC自拟表格并记录A B C 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1D 0 1 0 1 0 1 0 1Y 0 0 0 1 0 0 0 1A 1 1 1 1 1 1 1 1B 0 0 0 0 1 1 1 1C 0 0 1 1 0 0 1 1D 0 1 0 1 0 1 0 1Y 0 0 0 1 1 1 1 12.实验二 密码锁的开锁条件是：拨对密码，钥匙插入锁眼将电源接通，当两个条件同时满足时， 开锁信号为“1” ，将锁打开。否则，报警信号为“1” ，则接通警铃。试分析密码锁的密码 ABCD 是什么？2数字电路实验X1 VCC 5V 2.5 VX2 2.5 VA U1AU2B 74LS00D U1D 74LS00D U1C 74LS00D U2A 74LS00D 74LS00DU2C 74LS00DＢ74LS00D U3AU1B74LS20DＣDABCD 接逻辑电平开关。最简表达式为：X1=AB’C’D 表格为A 0 0 0 0 0 0 0 0 B 0 0 0 0 1 1 1 1 C 0 0 1 1 0 0 1 1 D 0 1 0 1 0 1 0 1 X1 0 0 0 0 0 0 0 0密码为 1 1 1 1 1 1 1 A 1 1 1 1 1 1 1 1 B 0 0 0 0 1 1 1 1 C 0 0 1 1 0 0 1 1 D 0 1 0 1 0 1 0 1 X1 0 1 0 0 0 0 0 0 X2 1 0 1 1 1 1 1 1三.实验实验体会：1.分析组合逻辑电路时，可以通过逻辑表达式，电路图和真值表之间的相互转 换来到达实验所要求的目的。2.这次试验比较简单，熟悉了一些简单的组合逻辑电路和芯片 ，和使用仿真软 件来设计和构造逻辑电路来求解。组合逻辑实验（ 实验二 组合逻辑实验（一） 半加器和全加器一．实验目的 1. 熟悉用门电路设计组合电路的原理和方法步骤 二．预习内容 1. 复习用门电路设计组合逻辑电路的原理和方法步骤。2. 复习二进制数的运算。3. 用“与非门”设计半加器的逻辑图。4. 完成用“异或门”“与或非”门、 、 “与 全加器的逻辑图。5. 完成用“异或”门设计的 3 变量判奇 图。三．元非”门设计 电路的原理 件参考3数字电路实验依次为 74LS283、74LS00、74LS51、74LS136 其中 74LS51：Y=（AB+CD）’，74LS136：Y=AB（OC 门） 四．实验内容 1. 用与非门组成半加器，用或非门、与或非门、与非门组成全加器（电路自拟）U2 NOR2 U5 S NOR2U1 NOR2U3 NOR2 U4C NOR2半加器VCC R1 1k 5V J1 U1A 74LS136D U1B 74LS136D Ci Key = B J3 U3A1 12 13 8 9 10 11R2 1kSi2.5 VKey = A J22.5 V U2C 74LS00DKey = C74LS51D全加器 被加数 Ai 加数 Bi 前级进位 Ci-1 和 Si 新进位 Ci 0 0 0 0 0 1 0 0 1 0 0 1 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 12. 用异或门设计 3 变量判奇电路，要求变量中 1 的个数为奇数是，输出为 1，否则为 0.4数字电路实验VCC R1 1k 5V J1 U1A Key = A J2 X1 74LS136D U1B Key = B J3 74LS136D Key = C 2.5 V输入 A 输入 B 输入 C 输出 L0 0 0 00 0 1 10 1 0 13 变量判奇电路 0 1 1 1 0 0 0 11 0 1 01 1 0 01 1 1 13. “74LS283”全加器逻辑功能测试 测试结果填入下表中被加数 A4A3A2A1 加数 B4B3B2B1 前级进位 C0 和 S4S3S2S1 新进位 C4 五．实验体会实验体会1
0 1 或1 0001 11.通过这次实验，掌握了熟悉半加器与全加器的逻辑功能 2.这次实验的逻辑电路图比较复杂，涉及了异或门、与或非门、与非门三种逻 辑门，在接线时应注意不要接错。各芯片的电源和接地不能忘记接。组合逻辑实验（ 实验三 组合逻辑实验（二）数据选择器和 译码器的应用一．实验目的 熟悉数据选择器和数据分配器的逻辑功能和掌握其使用方法5数字电路实验二．预习内容 1. 了解所有元器件的逻辑功能和管脚排列 2. 复习有关数据选择器和译码器的内容 3. 用八选一数据选择器产生逻辑函数 L=ABC+ABC’+A’BC+A’B’C 和 L=ABC 4. 用 3 线―8 线译码器和与非门构成一个全加器 三．参考元件 数据选择器 74LS151,3―8 线译码器 74LS138.四．实验内容 1.数据选择器的使用当使能端 EN=0 时，Y 是 A2,A1,A0 和输入数据 D0~D7 的与或函数，其表达式为Y=∑ mi Di（表达式 1） 式中 mi 是 A2,A1,A0 构成的最小项，显然当 Di=1 时，其对应的最小项 mi 在与或表达式中 出现。当 Di=0 时，对应的最小项就不出现。利用这一点，不难实现组合电路。将数据选择器的地址信号 A2,A1,A0 作为函数的输入变量，数据输入 D0~D7 作为控制 信号，控制各最小项在输出逻辑函数中是否出现，是能端 EN 始终保持低电平，这样， 八选一数据选择器就成为一个三变量的函数产生器。①用八选一数据选择器 74LS151 产生逻辑函数 将上式写成如下形式：L=m1D1+m3D3+m6D6+m7D7 该式符合表达式 1 的标准形式，显然 D1、D3、D6、D7 都应该等于 1，二式中没有出现 的最小项 m0、m2、m4、m5，它们的控制信号 D0、D2、D4、D5 都应该等于 0。由此可 画出该逻辑函数产生器的逻辑图。L=ABC+ABC’+A’BC+A’B’C ②用八选一数据选择器 74LS151 产生逻辑函数 根据上述原理自行设计逻辑图，并验证实际结果。X1 VCC 5V4 3 2 1 15 14 13 12 D0 D1 D2 D3 D4 D5 D6 D7 A B C ~GU1Y ~W 5 62.5 VJ111 10 9 7Key = A J274LS151DKey = B J3Key = C6数字电路实验2.3 线―8 线译码器的应用 用 3 线―8 线译码器 74LS138 和与非门构成一个全加器。写出逻辑表达式并设计电 路图，验证实际结果。VCC 5V J1 U1 Key = A J21 2 3 6 4 5 A B C G1 ~G2A ~G2B Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 15 14 13 12 11 10 9 7X1 U2A 2.5 V74LS20D U2BX2 2.5 VKey = B J374LS138D 74LS20DKey = C3.扩展内容 用一片 74LS151 构成 4 变量判奇电路VCC 5V X1 J1 U2A U1 Key = D J2
2 1 15 14 13 12 11 10 9 7 D0 D1 D2 D3 D4 D5 D6 D7 A B C ~G Y ~W 5 62.5 VKey = A J3Key = B J474LS151DKey = C五、实验体会1.数据选择器用来对数据进行选择，特别选择适用于函数的分离，是比较常 用的组合逻辑器件；译码器用于数据的编码与译码中，也是较常用的逻辑器 件。2.集成的组合逻辑电路也是有简单的门电路组合而成，可以根据对逻辑电路 的连接,集成的逻辑器件之间可以相互转化，功能也进行了扩展了。实验四实验四：触发器和计数器一、 1、 2、 实验目的 熟悉 J-K 触发器的基本逻辑功能和原理。了解二进制计数器工作原理。7数字电路实验3、 设计并验证十进制，六进制计数器。二、 预习内容 1、 复习有关 R-S 触发器，J-K 触发器，D 触发器的内容。触发器是构成时序逻辑电路的基本逻辑单元， 具有记忆、 存储二进制信息的功能。从功能上看，触发器可分为 RS、D、JK、T、T’等几种类型。上述几种触发器虽然 功能不同，但相互之间可以转换。边沿触发器是指，只有在时钟脉冲信号 CP 的上升沿 或者是下降沿到来时，接收此刻的输入信号，进行状态转换，而在其它任何时候输入信 号的变化都不会影响到电路的状态。2、 预习有关计数器的工作原理。统计输入脉冲个数的过程计数。能够完成计数工作的电路成为计数器。计数器的 基本功能是统计时钟脉冲的个数，即实现计数操作，也用于分频、定时、产生节拍脉冲 等。计数器的种类很多，根据计数脉冲引入方式的不同，将计数器分为同步计数器和异 步计数器；根据计数过程中计数变化趋势，将计数器分为加法计数器、减法计数器、可 逆计数器； 根据计数器中计数长度的不同， 可以将计数器分为二进制计数器和非二进制 计数器（例如十进制、N 进制） 。二进制计数器是构成其他各种计数器的基础。按照计数器中计数值的编码方式， 用 n 表示二进制代码， 表示状态位， N 满足 N=2 “的计数器称作二进制计数器。74LS161D 是常见的二进制加法同步计数器 3、 用触发器组成三进制计数器。设计电路图。4、 用 74 LS 163 和与非门组成四位二进制计数器，十进制计数器，六进制计数器。设 计电路图。三、 参考元件74LSLS74 四、实验内容74LS1631.R-S 触发器逻辑功能测试8数字电路实验VCC 5V J1 U1A Key = R J2 74LS00D U1B Key = S 74LS00D X2 2.5 V X1 2.5 VR 0 1 1 0VCCS 1 0 1 0R―S 触发器 Q 0 1 0 不变 1 0 0 不变触发器电位 0 1 不确定 保持2.74LS163 的逻辑功能测试5VGND U1 3 4 5 6 7 10 2 1 9 V1 A B C D ENP ENT ~LOAD ~CLR CLK QA QB QC QD RCO 14 13 12 11 15 X1 X3 X4 X22.5 V2.5 V2.5 V2.5 VU2A74LS00D100 Hz 5V74LS163D74LS163 的逻辑功能表如下输入 cr 0 1 1 1 1 LD X 0 1 1 1 CTP X X 1 0 X CTT X X 1 X 0 CP D0 X d0 X X X D1 X d1 X X X D2 X d2 X X X D3 X d3 X X X Q0 0 d0 Q1 0 d1 计数 保持 保持 输出 Q2Q3 0 d30 d23.用 74LS163 组成六进制计数器9数字电路实验U3VCCDCD_HEX 5VU2 3 4 5 6 7 10 2 1 9 V1 A B C D ENP ENT ~LOAD ~CLR CLK QA QB QC QD RCO 14 13 12 11 15U1A74LS00D50 Hz 5V74LS163D输出 QA QB QC QD 从 0000 逐渐增 1 直至 0101，此时 QA=1,QC=1,经过与非门后 为低电平，输入至 CLR 同步清零，又开始了下一轮的计数。故计数范围为 0000 ――0101，为六进制计数器。4.用 74LS163 组成十进制计数器U3VCCDCD_HEX 5VU1 3 4 5 6 7 10 2 1 9 V1 A B C D ENP ENT ~LOAD ~CLR CLK QA QB QC QD RCO 14 13 12 11 15U2A74LS00D50 Hz 5V74LS163D输出 QA QB QC QD 从 0000 逐渐增 1 直至 1001，此时 QA=1,QD=1,经过与非门后为低电 平，输入至 CLR 同步清零，又开始了下一轮的计数。故计数范围为 0000――1001，为十进 制计数器。1、 用 74LS163 组成六十进制计数器10数字电路实验VCC5VU3 U6DCD_HEXU1 3 4 5 6 7 10 2 1 9 V1 A B C D ENP ENT ~LOAD ~CLR CLK QA QB QC QD RCO 14 13 12 11 15 3 4 5 6 7 10 U2A 2 1 9 A B C D ENP ENT ~LOAD ~CLR CLK U4 QA QB QC QD RCO 14 13 12 11 15DCD_HEXU5A74LS00D74LS00D100 Hz 5V74LS163D74LS163D五、实验体会实验体会这次试验熟悉了计数器、 译码器、 显示器等器件的使用方法， 学会用它们组成具有计数、 译码、显示等综合电路，并了解它们的工作原理。利用常用计数器通过设计可以实现非常用 进制计数器， 一般有同步和异步两种不同的方案， 同时也可以采用清零和预置数来达到归零 的目的。实验五 实验五 555 集成定时器一．实验目的 熟悉与使用 555 集成定时器 二．实验内容 1.555 单稳电路 1） 按图连接，组成一个单稳触发器 2） 测量输出端，控制端的电位与理论计算值比较 3） 用示波器观察输出波形以及输出电压的脉宽。tw=RCln3=1.1RC11数字电路实验VCC 5V XSC1Ext T ri g + _R1 5.1kRST DIS THR TRIA1VCC OUT+A _ +B _V1 1kHz 5 V C1 9.7?FCON GND555_VIRTUAL2．555 多谐振荡器 1）按图接线，组成一个多谐振荡器 输出矩形波的频率为：f=1.43/（R1+2R2） 2）用示波器观察波形VCC 5V XSC1Ext T rig +R1 100kVCC RST DIS THR OUT_A1+A _ +B _R2 10kTRI CON GNDC1 270pF555_VIRTUAL通过示波器观察到输出波形为脉冲波 3.接触开关 按图接线，构成一个接触开关，摸一下触摸线，LED 亮一秒12数字电路实验VCC 5VR1 100kRSTA1VCC OUTC1 0.1?FDIS THR TRIC2 47?FCON GNDLED1 555_VIRTUAL R2 1kC3 0.05?F三．实验体会 本次实验是关于 555 集成定时器以及它构建的触发器和振荡器。555 定时器在逻辑电路 中用得非常广泛，可以由它产生各种各样的脉冲波形，一般作为信号源来使用。实验六 数字秒表一．实验目的实验目的1、了解数字计时装置的基本工作原理和简单设计方法。2、熟悉中规模集成器件和半导体显示器的使用。3、了解简单数字装置的调试方法，验证所设计的数字秒表的功能。实验元件二．实验元件集成元件：555 一片，74LS163 一片，74LS248 两片，LED 两片，74LS00 两片。二极管 IN4148 一个，电位器 100K 一个，电阻，电容。实验内容三．实验内容1、实验原理框图 ① 秒信号发生器用 555 定时器构建多谐振荡电路而成 ② 六十进制计数器用两块 74LS163 组成 ③ 译码电路由 74LS148 组成 ④ 数码显示由 LED 组成。2、 设计内容及要求13数字电路实验数码显示器译码电路秒计数器控制电路秒信号发 生器①用上述元器件设计一个数字秒表电路，电路包含秒脉冲发生器、计数、译码，显示 00 至 59 秒。②具有清零、停止、启动功能。③至少使用一块 74LS248 芯片及共阴极显示器。3 实验电路图设计如下：VCC Pause 5VU14CKKey = Space VCC 5V R1 100k4 7 RST DIS THR TRI CON GND 1DCD_HEXA B C D E F GU12Clear8 VCC OUTU6 U4A3Key = Space U13 4 5 6 7 10 2 1 9 A B C D ENP ENT ~LOAD ~CLR CLK QA QB QC QD RCO 14 13 12 11 15 7 1 2 6 3 5 4 A B C D ~LT ~RBI ~BI/RBOU13OA OB OC OD OE OF OG 13 12 11 10 9 15 14R2 100k74LS00D6 2 5C1 4.7?FC2 0.01?FLM555CM 74LS163DU5A 74LS248D 74LS00DU3A 74LS00D3 4 5 6 A B C D ENP ENTU2QA QB QC QD RCO 14 13 12 11 15U9A 74LS00D7 10 2 1 9~LOAD ~CLR CLKU5B 74LS00D74LS163D U8A 74LS00D开关 A B 置于高电平时开始计数，A 置于低电平的时候暂停计数，B 置于低电平的时候 清零。14数字电路实验四．实验体会实验体会最后的实验为一综合性实验， 综合了 555 定时器与计数电路的应用。其中在接线时 应先检查导线的通断后在使用， 可以节省不必要浪费的时间； 另外要将电路分割成不同的功 能块来拼接会是过程清晰、 简洁。由多谐振荡器产生的信号接入计数器时应用与非门来处理 一下，否则计数器会出现乱码，可见理论与实际是有偏差的，可能是多谐振荡器产生的方波 中有干扰信号。15
【数电实验报告答案】河 北 科 技 大 学 实 验 报 告级 姓 名 实验名称 实验类型 专业 同组人实验二 验证型 基本门电路逻辑功能的测试班学号年 月 指导 张 成 绩 批阅教师日敏一、实验目的（1）掌握常用门电路的逻辑功能，熟悉其外形及引脚排列图。（2）熟悉三态门的逻辑功能及用途。（3）掌握 TTL、CMOS 电路逻辑功能的测试方法。二、实验仪器与元器件（1）直流稳压电源 （2）集成电路 74LS00 四 2 输入与非门 74LS86 四 2 输入异或门 74S64 4-2-3-2 输入与或非门 74LS125 四总线缓冲门（TS） CD4011 四 2 输入与非门 1台 1片 1片 1片 1片 1片三、实验内容及步骤1．常用集成门电路逻辑功能的测试 在数字实验板上找到双列直插式集成芯片 74LS00 和 74LS86。按图进行连线。测试各电路的逻辑功能， 并将输出结果记入表中。Y YA 0 0 1门电路测试结果B 0 1 0 1 Y（00） Y（86）2．测试与或非门 74S64 的逻辑功能1在实验板上找到芯片 74S64，实现 Y＝AB＋CD 的逻辑功能。真值表 A 0 0 0 0 0 0 0 0 B&1 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1C D Y13．用与非门组成其他逻辑门电路 （1）用与非门组成与门电路 按图接线，按表测试电路的逻辑功能。根据测得的真值表，写出输出Ｙ的逻辑表达式。真值表A B Y 0 0 0 1 1 0 1 1逻辑表达式（2）用与非门组成异或门电路 按图接线，将测量结果记入表中，并写出输出 Y 的逻辑表达式。真值表A B Y 0 0 0 1 1 0 1 1逻辑表达式：真值表EN A Y 0 0 0 1 1 0 1 12河 北 科 技 大 学 实 验 报 告级 姓 名 实验名称 实验类型 专业实验三 综合型学号 年 月 同组人 指导教师 张 敏 示波器的使用及门电路测试 成 绩 批阅教师班日一、实验目的（1）熟悉双踪示波器的面板结构，学习其使用方法。（2）进一步学习数字实验板的使用方法。（3）进一步掌握 TTL 与非门的特性和测试方法。二、实验仪器与元器件（1）直流稳压电源 （2）信号发生器 （3）6502 型示波器 （4）集成电路 74LS00 四 2 输入与非门 （5）74LS125 四总线缓冲门（TS） 1台 1台 1台 1片 1片三、实验内容及步骤1．信号发生器的使用 信号发生器选择不同的按键，可以产生 TTL/CMOS 标准电平的数字信号，信号从“数字输出”端引出。通过改变信号发生器的输出频率，观察发光二极管的变化情况。当信号的输出频率较高时，需要用示波 器来观察。2．示波器的使用 （1）示波器的自检 在示波器上读测“校准信号” （方波 3V、1kHz）电压的峰-峰值、周期和频率，将结果记入表中，并与给 定的标准信号值进行比较。校准信号数据记录 2 校准信号数据记录 1测得的信号周期 测得的信号峰-峰值 计算的信号频率 标准信号的峰-峰值 3V 标准信号的频率 1kHz（2）TTL 数字信号高、低电平值、幅值及频率的测量 先将信号发生器输出的 TTL 信号频率调为 10kHz，再用示波器对其进行测试。1）读出 TTL 信号峰-峰值，将结果记入表中。2）频率的测量，使波形在示波器显示两个完整周期，读出波形周期值 T 和 f。将结果记入表中。3电压峰-峰值、周期和频率测量数据测得的 TTL 信号峰-峰值 信号发生器输出频率 测得的信号周期 计算的信号频率 10kHz3．观测与非门对脉冲的控制作用 实验电路如图所示，选择 74LS00 中的一个门按图接线。当控制端分别为高电平“1”或低电平“0”时，用示波器双踪观测输入信号与输出信号的波形，并将观 察到的波形记录下来。控制端为高电平“1” CH1 波形 接示波器 CH1 接示波器 CH2 CH2 波形&控制端控制端为低电平“0” CH1 波形 CH2 波形 1根据测试结果分析，当控制端为高电平时允许脉冲信号通过，低电平时不允许信号通过。真值表4．三态门测试 （1）三态门逻辑功能测试 三态门选用 74LS125 将测试结果记入表中。（2）按图接线。将测试结果记录表中。EN A Y0 00 11 01 1真值表A B Y 0 0 0 1 1 0 1 14河 北 科 技 大 学 实 验 报 告级 姓 名 实验名称 实验类型 专业 同组人实验四 组合逻辑电路测试 验证型班学号年 月 指导教师 张 成 绩 批阅教师日敏一、实验目的（1）掌握组合逻辑电路的特点及一般分析方法。（2）验证半加器和全加器的逻辑功能。（3）学习用集成门电路组成半加器和全加器。二、实验仪器与元器件（1）直流稳压电源 （2）集成电路 74LS00 四 2 输入与非门 74LS20 双 4 输入与非门 74LS86 四异或门 1台 1片 1片 1片三、实验内容及步骤1．用与非门组成半加器 （1）电路如图所示。按逻辑电路图写出逻辑表达式。（2）根据逻辑表达式列出真值表并填写结果。（3）使用使用 74LS00 和 74LS20 按图接线，验证结果。半加器真值表A 0 0 1 1 B 0 1 0 1 Y Z逻辑表达式2．用异或门和与非门组成半加器 （1）电路如图所示，按逻辑电路图写出逻辑表达式。（2）根据逻辑表达式列出真值表并填写结果。（3）使用使用 74LS00 和 74LS86 按图接线，验证结果。5半加器真值表A 0 0 1 1 B 0 1 0 1 Sn Cn逻辑表达式：3．用异或门和与非门组成全加器 （1）电路如图所示。按逻辑电路图写出逻辑表达式。（2）根据逻辑表达式列出真值表并填写结果。（3）使用 74LS00 和 74LS86 按图接线，验证结果。全加器真值表Ai 0 0 0 0 1 1 1 1 Bi 0 0 1 1 0 0 1 1 Ci-1 0 1 0 1 0 1 0 1 Si Ci6河 北 科 技 大 学 实 验 报 告级 姓 名 实验名称 实验类型 专业 同组人实验五 组合逻辑电路设计 设计型班学号年 月 指导教师 张 成 绩 批阅教师日敏一、实验目的（1）熟悉组合逻辑电路的设计方法，验证电路的逻辑功能。（2）熟悉集成电路 74LS253 和 74LS138 的使用方法。（3）培养查阅手册及独立完成设计任务的能力。二、实验仪器与元器件（1）直流稳压电源 （2）集成电路 74LS253 双数据选择器（TS） 74LS20 双 4 输入与非门 74LS00 四 2 输入与非门 74LS138 3－8 线译码器 1台 1片 1片 1片 1片三、实验任务及要求1．设计一个控制发电机运行的逻辑电路 有两个发电机组Ｍ和Ｎ给三个车间供电，Ｎ组的发电能力是Ｍ组的两倍。如果一个车间开工，只需启动 M 组既能满足要求；如果两个车间开工，则需启动 N 组就可满足要求；如果三个车间同时开工，则需要同时 启动Ｍ组和Ｎ组，才能满足要求。（1）设 A、B、C 为输入变量，分别代表三个车间的开工情况，变量为“1”表示开工，变量为“0”表 示不开工。设 M、N 为输出变量，分别代表发电机组的启动情况， “1”代表启动， “0”代表不启动。（2）真值表 真值表 （3）逻辑表达式A B 0 0 1 1 0 0 1 1 C N M 0 0 0 0 1 1 1 1 0 1 0 1 0 1 0 1（4）画出逻辑电路图，测试电路的逻辑功能。72．设计一个全减器电路 全减器电路中，设 Ai 为被减数，Bi 为减数，Ci-1 为来自低位的借位。输出为两数之差 Di 和向高位的借位 Ci。用 74LS138 和与非门 74LS20 实现该电路。（1）真值表 真值表 （2）逻辑表达式 Ai Bi Ci-1 Di Ci0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1（3）画出逻辑电路图，测试电路的逻辑功能。3．设计一个用三个开关控制一个灯的逻辑电路 电路要求任何一个开关都能控制灯的亮灭。用 74LS138 和 74LS20 实现。测试电路的逻辑功能。（1）设 A、B、C 为输入变量，分别代表三个开关，变量为“1”表示开关闭合，变量为“0”表示开关 断开。设 Y 为输出变量，代表灯的工作情况， “1”代表灯亮， “0”代表灯不亮。真值表（2）真值表 （3）逻辑表达式A 0 0 0 0 1B 0 0 1 1 0 0 1 1C 0 1 0 1 0 1 0 1Y（4）画出逻辑电路图，测试电路的逻辑功能。1 1 18河 北 科 技 大 学 实 验 报 告级 姓 名 实验名称 实验类型 专业 班 同组人 学号 年 月 指导教师 张 成 绩 批阅教师 日敏实验六 触发器逻辑功能的测试 验证型一、实验目的（1）掌握基本 RS 触发器、D 触发器和 JK 触发器的逻辑功能及测试方法。（2）掌握触发器之间的功能转换方法。二、实验仪器与元器件（1）直流稳压电源 （2）6502 型示波器 （3）集成电路 74LS00 四 2 输入与非门 74LS74 双 D 型上升沿触发器 74LS112 双 JK 型下降沿触发器 1台 1台 1片 1片 1片五、实验内容及步骤1．由 TTL 与非门构成基本 RS 触发器 电路如图所示，按表测量相应 Q 和 Q 的结果，分析触发器功能。基本 RS 触发器SRQQ触发器功能0 0 1 1 10 1 1 0 12．集成 D 触发器逻辑功能测试 电路如图所示，按表测量相应 Q 和 Q 的结果，分析触发器功能。9D 触发器逻辑功能测试直接置位与直接复位功能 D 功能 1 1 1 0 1 0SDRDD CP Q0 0 × ×0 1 × ×1 0 × ×Q功能 注：×―表示任意状态。―单次脉冲的上升沿。―单次脉冲的下降沿。（4）根据测试结果，写出 D 触发器的特性方程。3．集成 JK 触发器逻辑功能测试 电路如图所示，按表测量相应 Q 和 Q 的结果，分析触发器功能。JK 触发器逻辑功能测试直接置位与直接复位功能SD RDJK 功能 1 1 0 0 0 1 1 0 1 10 0 × × ×0 1 × × ×1 0 × × ×J K CP QQ功能（4）根据测试结果，写出 JK 触发器的特性方程。4．触发器逻辑功能的转换 （1）将 D 触发器转换成 T? 型触发器 电路如图所示，绘出完整的 CP、Q 和 Q 的波形。（2）将 JK 触发器转换成 T 触发器 电路如图所示，画出完整的 CP 和 Q 的波形。10河 北 科 技 大 学 实 验 报 告级 姓 名 实验名称 实验类型 专业 同组人实验九 集成同步计数器的应用电路设计 设计型班学号年 月 指导教师 张 成 绩 批阅教师日敏一、实验目的（1）掌握中规模集成同步计数器 74LS160 的逻辑功能和使用方法。（2）学习 CD4511 译码器、共阴数码显示器的使用方法。二、实验仪器与元器件（1）直流稳压电源 （2）集成电路 74LS00 四 2 输入与非门 74LS20 双 4 输入与非门 74LS160 4 位十进制同步计数器 CD4511 BCD 七译码/驱动/锁存器 LED 共阴数码显示器 1台 1片 1片 2片 2片 2片三、实验内容及步骤1．74LS160 逻辑功能测试表 4-9-1 74LS160 的逻辑功能表时钟 CP × ↑ × × ↑ 异步清除 R D 0 1 1 1 1 同步置数 LD × 0 1 1 1 EP × × 0 × 1 ET × × 1 0 1 工 作 状 态2．74LS160 的应用 （1）用两片 74LS160 和门电路 74LS00 构成 24 进制计数器（用复位法） ，显示数字为 00－23 的循环。1）并行进位型112）串行进位型（2）用 74LS160 和 74LS20 设计一个计数电路（用置数法） ，要求计数显示为 1－7。12河 北 科 技 大 学 实 验 报 告级 姓 名 实验名称 实验类型 专业 同组人实验十一 555 定时器的应用 综合型班学号年 月 指导教师 张 成 绩 批阅教师日敏一、实验目的（1）熟悉 555 集成定时器的内部结构及工作原理。（2）掌握用定时器构成多谐振荡电路、单稳态电路和施密特触发电路的工作原理。（3）进一步学习用示波器测量波形的周期、脉宽和幅值等。二、实验仪器与元器件（1）直流稳压电源 （2）信号发生器 （3）6502 型示波器 （4）集成电路 555 集成定时器 （5）阻容元件 电阻、电容 1台 1台 1台 1片 若干三、实验内容及步骤1．多谐振荡器 电路如图所示vC、vO 的波形：多谐振荡器的测量结果电路参数 R1 1kΩ 1kΩ R2 3kΩ 3kΩ C 0.047μF 0.1μF T（ms） 测量值 f（kHz） q 计算值 T（ms） f（kHz） q132．单稳态触发器 电路如图所示：vC 及 vo 的波形：计算值：tw= 测量值：tw=14
【数电实验报告答案】数电实验报告班级学号姓名班内序号： 年 5 月 30 日一． 实验内容及要求（一）Quartus 原理图输入法设计1. 用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图 形模块单元。2. 用实验 1 中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证 其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二 极管显示输出信号。3. 用 3 线―8 线译码器（74LS138）和逻辑门设计实现函数 F= ，仿真验 证其功能，并下载到实验板测试。要求用拨码开关设定摄入信号，发光 二极管显示输出信号。（二）VHDL 组合逻辑电路设计1. 用 VHDL 语言设计实现一个共阴极 7 段数码管译码器，仿真验证其功能， 并下载到实验板测试， 要求用拨码开关设定输入信号，7 段数码管显示输 出信号。2. 用 VHDL 语言设计实现一个 8421 码转余 3 码的代码转换器，仿真验证其 功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管 显示输出信号。3. 用 VHDL 语言设计实现一个 4 位二进制奇校验器，输入奇数个‘1’时， 输出为‘1’，否则输出‘0’，仿真验证其功能，并下载到实验板测试， 要求用拨码开关设定输入信号，发光二极管显示输出信号。4. 将实验 1，2，3 的器件生成图形模块单元，并用原理图输入法设计电路， 使 3 个模块的功能可同时测试，仿真验证其功能，并下载到实验板测试。（三）VHDL 组合逻辑电路设计1. 用 VHDL 语言设计实现一个带异步复位的 8421 码十进制计数器，仿真验 证其功能，并下载到实验板测试。要求用按键开关设定输入信号，发光二 极管显示输出信号。2. 用 VHDL 语言设计实现一个分频系数为 12，50%的分频信号，仿真验证其 功能。3. 用 VHDL 语言的元件定义和元件例化语将实验 1,2 和实验（二）1 的数 码管译码器连接起来，使 3 个模块的功能可同时测试，仿真验证其功能， 并下载到实验板测试。（四）数码管扫描显示控制器设计与实现1. 用 VHDL 语言设计并实现六个数码管串行扫描电路，要求同时显示 0、1、 2、3、4、5 这六个不同的数字图形到六个数码管上，仿真验证其功能， 并下载到实验板测试。2. 用 VHDL 语言设计并实现六个数码管滚动显示电路。循环左滚动，始终点 亮六个数码管，左出右进。状态为：―345012 ―。二．模块端口说明及连接图（一）十进制计数器，12 分频器，数码管显示器连接：1.模块端口说明ENTITY vHDL_3 IS --整体模块 PORT( a,b,c:IN STD_LOGIC; y1:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); y2,y3,y4,y5,y6,y7:OUT STD_LOGIC ); END VHDL_3; COMPONENT divide_12 PORT(clk,offset:IN STD_LOGIC; f:OUT STD_LOGIC ); END COMPONENT; --12 分频器COMPONENT coun_8421 --8421 十进制计数器 PORT(clk,offset:IN STD_LOGIC; q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ); END COMPONENT; COMPONENT LED_code --数码管显示器 PORT(A:IN STD_LOGIC_VECTOR(3 DOWNTO 0); B:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); c,d,e,f,g,h:OUT STD_LOGIC ); END COMPONENT; 2.连接图：（二）数码管动态扫描控制器：1. 模块端口说明：ENTITY roll IS PORT( clk:IN STD_LOGIC; cat:OUT STD_LOGIC_VECTOR(5 DOWNTO 0); seq:OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ); END2. 连接图：--control the cat --digital show choose三．实验原理图或 VHDL 代码：（一）用半加器模块设计实现全加器：原理图：（二）将十进制计数器，12 分频器，数码管显示器连接使用：1. VHDL 代码：(1) 8421 十进制计数器：LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY coun_8421 IS --define the entity PORT( clk,offset:IN STD_LOGIC; q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ); END coun_8421; ARCHITECTURE a of coun_8421 IS --define the architecture SIGNAL q_t:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS(q_t,offset,clk) BEGIN IF(q_t=&1010& or offset='1')THEN --reset to “0000” q_t&=&0000&; ELSIF(clk'event and clk='1')THEN --count q_t&=q_t+&0001&; END IF; END PROCESS; q&=q_t; END(2) 12 分频器：LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY divide_12 IS --define the entity PORT( clk,offset:IN STD_LOGIC; f:OUT STD_LOGIC ); END divide_12; ARCHITECTURE a of divide_12 IS --define the architecture SIGNAL q_t:INTEGER RANGE 0 TO 12; BEGIN PROCESS(q_t,offset,clk) --make a 12 count BEGIN IF(offset='1'or q_t=12)THEN q_t&=0; --reset not at the same time ELSIF(clk'event and clk='1')THEN q_t&=q_t+1; END IF; END PROCESS; PROCESS(q_t,clk) BEGIN IF(q_t&6)THEN --make the signal 50% f&='0'; ELSE f&='1'; END IF; END PROCESS; END(3)数码管显示器：LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY LED_code IS PORT( A:IN STD_LOGIC_VECTOR(3 DOWNTO 0);B:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); c,d,e,f,g,h:OUT STD_LOGIC ); END LED_ ARCHITECTURE behave OF LED_code IS BEGIN c&='0';d&='1';e&='1';f&='1';g&='1';h&='1'; PROCESS(A) BEGIN CASE A IS WHEN&0000&=&B&=&1111110&; --0 WHEN&0001&=&B&=&0110000&; --1 WHEN&0010&=&B&=&1101101&; --2 WHEN&0011&=&B&=&1111001&; --3 WHEN&0100&=&B&=&0110011&; --4 WHEN&0101&=&B&=&1011011&; --5 WHEN&0110&=&B&=&1011111&; --6 WHEN&0111&=&B&=&1110000&; --7 WHEN&1000&=&B&=&1111111&; --8 WHEN&1001&=&B&=&1111011&; --9 WHEN OTHERS =&B&=&0000000&; END CASE; END PROCESS; END(4)用元件实例化语句将以上三个原件进行连接：--make only one LED workLIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY vHDL_3 IS --declare the entity PORT( a,b,c:IN STD_LOGIC; y1:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); y2,y3,y4,y5,y6,y7:OUT STD_LOGIC ); END VHDL_3; ARCHITECTURE a of VHDL_3 IS COMPONENT divide_12 PORT(clk,offset:IN STD_LOGIC; --declare the bottom filesf:OUT STD_LOGIC ); END COMPONENT; COMPONENT coun_8421 PORT(clk,offset:IN STD_LOGIC; q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ); END COMPONENT; COMPONENT LED_code PORT(A:IN STD_LOGIC_VECTOR(3 DOWNTO 0); B:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); c,d,e,f,g,h:OUT STD_LOGIC ); END COMPONENT; SIGNAL na:STD_LOGIC; --declare some signals SIGNAL nb:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN --connections u1:divide_12 PORT MAP(clk=&a,offset=&b,f=&na); u2:coun_8421 PORT MAP(clk=&na,offset=&c,q=&nb); u3:LED_code PORT MAP(A=&nb,B=&y1,c=&y2,d=&y3,e=&y4,f=&y5,g=&y6,h=&y7); END2.原理图：（三）数码管动态扫描控制器：1.六个数码管稳定显示 01234：LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY digital IS --identify the entity PORT(clk:IN STD_LOGIC; f:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); cat:OUT STD_LOGIC_VECTOR(5 DOWNTO 0) ); END ARCHITECTURE a OF digital IS SIGNAL i:integer range 1 to 6; BEGIN PROCESS (clk) BEGIN IF(clk'event and clk='1')THEN IF(i=6)THEN i&=1; elsei&=i+1; END IF; END IF; END PROCESS; --identify the architecture--display circle is controled by clkPROCESS(i) --dispaly circle BEGIN CASE i IS WHEN 1=&f&=&0110000&;cat&=&011111&; --1 WHEN 2=&f&=&1101101&;cat&=&101111&; --2 WHEN 3=&f&=&1111001&;cat&=&110111&; --3 WHEN 4=&f&=&0110011&;cat&=&111011&; --4 WHEN 5=&f&=&1011011&;cat&=&111101&; --5 WHEN 6=&f&=&1011111&;cat&=&111110&; --6 END CASE; END PROCESS; END2.数码管滚动显示,状态为：―0123― 501234:LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY roll IS PORT( clk:IN STD_LOGIC; cat:OUT STD_LOGIC_VECTOR(5 DOWNTO 0); seq:OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ); END--control the cat --digital show chooseARCHITECTURE a OF roll IS SIGNAL clk_roll:INTEGER RANGE 0 TO 1999; --control the roll sequence SIGNAL cat_temp:STD_LOGIC_VECTOR(5 DOWNTO 0); SIGNAL origin:INTEGER RANGE 0 TO 5; SIGNAL move:INTEGER RANGE 0 TO 5; --clk_roll from 0 to 3,move++ SIGNAL move_end:INTEGER RANGE 0 TO 5; --move_end=origin+move BEGIN PROCESS(clk) BEGIN IF clk'event and clk='1' THEN IF origin=5 THEN origin&=0; clk_roll&=clk_roll+1; ELSE origin&=origin+1; END IF; IF clk_roll=2000 THEN clk_roll&=0; move&=move+1; END IF; IF move=6 THEN move&=0; END IF; END IF; fori in 0 to 5 loop IF origin&i THEN cat_temp(i)&='1'; ELSIF origin&i+1 THEN cat_temp(i)&='0'; ELSEcat_temp(i)&='1'; END IF; END LOOP; fori in 0 to 5 loop cat(i)&=cat_temp(i); END LOOP; move_end&=(origin+move) mod 6; CASE move_end IS WHEN 0=&seq&=&1111110&; --0 WHEN 1=&seq&=&0110000&; --1 WHEN 2=&seq&=&1101101&; --2 WHEN 3=&seq&=&1111001&; --3 WHEN 4=&seq&=&0110011&; --4 WHEN 5=&seq&=&1011011&; --5 END CASE; END PROCESS; END四．仿真波形图及分析：（一）用半加器模块设计实现全加器：（二）将十进制计数器，12 分频器，数码管显示器连接使用：（三）数码管动态扫描控制器：1.稳定显示 012345：分析将所有数码管的相同段并联在一起，选通信号 cat 分时控制各个数码管的 公共端，循环一次点亮多个数码管，利用人眼睛的视觉暂留现象，只要扫 描频率大于 50Hz，将看不到闪烁,实验中选为 1MHZ。2.数码管滚动显示,状态为：―0123― 501234实际实验中 clk roll 是 0 到 1999 的整数，但是在前期仿真中，为了能清楚的 分析滚动的规律，将代码中的 clk roll 信号该成从 0 到 4 的整数，即六个数码管 各扫描 5 遍后数字滚动一次。分析:仿真中每对六个数码管扫描 5 轮数字滚动一次，但实际实验并不可行，扫 描轮数太少， 数字显示不稳定， 改到 2000 轮， 实际上， clk roll 起着一个 2000 分频的分频器的作用。五．故障及问题分析：（一） 第一次实验：1. 第一次实验原理图设计法基本掌握，仿真，下载也完全正确，但是一个小细 节却让整个实验出了严重的问题，在给半加器，全加器以及 3―8 线译码器 建立工程的时候没有单独建立文件夹，导致一个工程里的文件散乱，当再次 打开工程文件时因为找不到相应的其他文件而打开出错， 最终重新建立独立 文件夹，才运行成功。2. 引脚设置完毕后开始下载，完成后却是错误的结果，反复检查原理图连接， 引脚设置等，却没找到问题所在，突然想起引脚设置后没有编译，相当于引 脚的设置是没有写入相应文件，即没有有效保存的，自然下载会出错。编译 后下载演示正确。（二） 第二次实验：1. 实验前的预习是单独设计奇校验器， 8421 码转余 3 码以及数码管显示器， 并 没有考虑到它们之间相互连接的问题， 所以在实验室中要求用原理图法连接 这三个模块并且下载到实验板仿真的时候出现了问题， 因为余 3 码转换器的输入是 vector 类型，而奇校验器是 4 个 logic 类型，无法公用一个输入信号， 于是对奇校验器的输入端口重新设计成 vector 类型。2. 在用原理图法设计综合电路的时候，以为子模块的 project 文件也要放进去， 实验后发现，不用，加了反而会干扰新建的 project，只要把 symbol 文件放 入工程即可。3. 实验中发现如果不对数码管的引脚做处理的话会 6 个同时亮， 对 vhdl 代码改 进，对不用的 5 个 cat 赋值为 1，需要显示的那个赋值为 0，且在引脚锁定 的时候与实验板上相应的 cat 关联，能达到只有一个管子亮，其他都熄灭的 效果。（三） 第三次实验1. 预习中要求对 12 分频器， 10 进制计数器以及数码管显示器连接， 于是用 上次实验的原理图的方法进行设计，上课时却发现要使用 vhdl 实例化语 言进行模块间的连接，听老师讲解后发现其实和原理图法异曲同工， component 语句相当于把原理图发中的加入 symbol 文件，port map 语句 相当于用线连接各元件，理解了这个之后在纸上画出原理图了，标出各 端口，信号便能顺畅的写出代码了。2. 初写 component 中的 port 时，端口名称没有与子模块中定义的端口名称 一致，导致编译出错，仔细分析代码之后发现如果名称不一致，编译器 没办法找到相应的端口，改正后编译成功。（四） 第四次实验：1. 稳定显示的实现关键在于相当于有除了外部时钟 clk， 还有一个 6 分频的时钟 控制 6 个数码管扫描的循环，及 6 个 clk 完成 6 个晶体管的一轮扫描。2. 滚动显示的频率设置问题：当频率设置过高时，计数周期将大大增加，每个周期内的扫描次数也增加，但考虑到人眼的分辨能力，频率只需大于 300Hz 即可，过大将 增大系统开销，故采用内置一个等效于 2kHz 分频器的信号 clk roll，预习时做仿真 clk roll 是 0 到 4 的整数，下载到实验板上，怎么调节 clk 的频率数字显示都不稳定， 分析后认为应该是滚动周期太短导致闪烁，将 clk roll 的取值增大到 1999 显示正确。六．本实验与结论1. 数字电路与逻辑设计课程， 从理论课堂学习基本设计理论到实验课动测试 数字电路参数、编写 VHDL 代码实现逻辑功能，我对数字电路设计与实现 的基本方法有了初步的了解， 为以后进一步的学习和应用到通信等系 统打下了扎实的基础。2. 进行数字电路实验， 理论分析是十分重要的一环，只有逻辑分析透彻无误 了，才能用语言进行描述，进而用硬件实现。语言是描述设计者逻辑思想 的，有什么样的逻辑思维就会产生什么样的代码，换句话说，逻辑思维错 误将直接导致描述错误， 进而不能实现数字逻辑。应该着重优化逻辑思维， 才能写出优秀的硬件代码。3. 硬件描述语言的学习， 不同于一般编程语言的描述，它没有汇编那样深入 硬件最底层， 但从硬件抽象出来的逻辑却与硬件密不可分。编写硬件描述 代码， 不仅要符合基本编程语言的规范，更应该时时刻刻联系实现功能的 硬件，理解时序和组合的关系，理解同步和异步的差异，理解进程和信号 的流程等等，这样才能使写出的代码效率更高。4. 在数字电路应用日趋广泛的今天， 学习基本数字电路理论和实现方法有十 分重要的意义。而软件和硬件融合的趋势愈发明显，实验课开始 VHDL 编 程也是很有意义的。理论分析有助于优化和提升逻辑思维能力，动手操作 有利于锻炼实践能力。这两方面的训练都是很有益处的。5. 实验课使得我对课堂讲授的理论知识有了更加深刻的认识和体验， 也让我 体会到了数字电路的强大功能。我喜欢实验课中那种提出问题， 分析逻辑， 仿真验证，具体实现这一过程。尽管实验中困难也不少，但纠错和分析解 决问题的过程总给人带来快乐， 特别是通过自己的思考和努力解决了问题 并在实验板上显示，所有的付出都是值得的。
【数电实验报告答案】数字电路实验报告 数字电路实验报告实验七 “HELLO”的自动循环显示___存储器及其应用 ”的自动循环显示 存储器及其应用专业班级：自动化2010级 专业班级：自动化2010级 2010 学号姓名学号：XXXXXXX 姓名：XXX 学号姓名学号：XXXXXXX 姓名：XXX实验地点理工楼901 实验地点理工楼901实验时间：12月31日 实验时间：12月31日1实验七 “HELLO”的自动循环显示 存储器及其应用 ”的自动循环显示___存储器及其应用一、实验目的 1、 学会如何使高频率变成低频率，即分频。2、 掌握存储器的原理及使用方法。二、实验仪器及设备实验仪器及设备仪器及设备1、QuartusⅡ 9.0 2、DE2-70三、实验原理 实验原理 (1) 结合存储器实现在 DE2-70 平台上的“HELLO”自动循环显示。在 HEX7~HEX0 上连续 循环地显示数字“HELLO” ，根据手动输入脉冲的控制，每接收到一个脉冲，显示左移一位， 当“HELLO”移出左边后，从右边重新开始显示。(2) 使“HELLO”移动的速度可以控制。当 KEY1 按下时，移动速度增加一倍，当 KEY2 按下时，移动速度减少一半。KEY1,KEY2 经过去抖处理。如图所示是系统参考设计。译码可使用实验一设计的七段字符译码器。第一行的编码为 0100（空） ，0100（空） ，0100 （空） ，0000（H） ，0001(E) ，0010(L)，0010(L)，0011(O) 。2图 七段 HELLO 译码器图 字符编码 控制移动速度可参考以下设计，对输入时钟进行分频：3如果输入信号频率为 F，则 计数从 0~15 得到 1/16 F ； 计数从 2~15 得到 1/14 F ； 计数从 6~15 得到 1/12 F ； 计数从 8~15 得到 1/8 F ； 计数从 10~15 得到 1/6 F ； 计数从 12~15 得到 1/4 F ； 计数从 14~15 得到 1/2 F ； 需要加速和减速双向控制时，可选用双向计数器。四、实验步骤 1、 利用 74161 对输入信号进行分频，步骤如下pao74161LDN A B C D ENT ENP CLRN74161LDN A B C D ENT ENP CLRNpin_name1INPUT VCCQA QB QC QD RCOQA QB QC QD RCO74161LDN A B C D ENT ENP CLRN74161QA QB QC QD RCO LDN A B C D ENT ENP CLRN74161LDN A B C D ENT ENP CLRNinst20CLK COUNTERinst21CLK COUNTERQA QB QC QD RCOQA QB QC QD RCOOUTPUTinst22CLK COUNTERinst24CLK COUNTERpin_nameinst25CLK COUNTER2、绘制七段译码器Qewqw4NOTNAND2 OUTPUTC2INPUT VCCinst inst1AND3 NOR2y0OUTPUTy1inst12AND3inst2NOR2 OUTPUTC1INPUT VCC NOTy2inst3inst13AND2inst5NOR2C0INPUT VCC NOTOUTPUTy3inst16AND2inst6inst4 inst17NOT OUTPUTy4inst19NOT OUTPUTy5inst20NAND2 OUTPUTy6inst73、总图，如下：inst177404AND2inst74161LDN A B C D ENT ENP CLRNaddress[0]LDN A QA B QB C QC D QD GN MXMN DNUP RCON CLK COUNTER inst19 LDN A B C D ENT ENP CLRNpao pin_name1 pin_nameQA QB QC QD RCOQA QB QC QD RCOaddress[1] address[2]inst10 inst18CLK COUNTERsw0 KEYINPUT VCC INPUT VCCram032 bits 32 wordsCLK inst15 COUNTERaddress[4..0]data[31..0] w ren address[4..0]q[31..0] q[31..0]C LKVCC INPUTclockinst1 Block ty peAUTO address[3] address[4]PIN_A A23 PIN_T29 QEWQWq[30] q[29] q[28]GNDPIN_AD15C2 C1 C0y0 y1 y2 y3 y4 y5 y6OUTPUT OUTPUT OUTPUT OUTPUT OUTPUT OUTPUT OUTPUTD0 D1 D2 D3 D4 D5 D6 q[14] q[13] q[12]QEWQW C2 C1 C0 y0 y1 y2 y3 y4 y5 y6OUTPUT OUTPUT OUTPUT OUTPUT OUTPUT OUTPUT OUTPUTD 28 D 29 D 30 D 31 D 32 D 33 D 34inst12 inst9QEWQWq[26] q[25] q[24]C2 C1 C0y0 y1 y2 y3 y4 y5 y6OUTPUT OUTPUT OUTPUT OUTPUT OUTPUT OUTPUT OUTPUTD7 D8 D9 D10 D11 D12 D13QEWQWq[10] q[9] q[8]inst3PIN_K3 C2 PIN_J1 C1 C0 PIN_J2 PIN_H1 PIN_H2 PIN_H3 PIN_G1inst8y0 y1 y2 y3 y4 y5 y6OUTPUT OUTPUT OUTPUT OUTPUT OUTPUT OUTPUT OUTPUTD 35 D 36 D 37 D 38 D 39 D 40 D 41PIN_P6 PIN_P4 PIN_N10 PIN_N7 PIN_M8 PIN_M7 PIN_M6QEWQWq[22] q[21] q[20]C2 C1 C0y0 y1 y2 y3 y4 y5 y6OUTPUT OUTPUT OUTPUT OUTPUT OUTPUT OUTPUT OUTPUTD14 D15 D16 D17 D18 D19 D20 q[6] q[5]QEWQW PIN_H6 PIN_H7 PIN_H8 PIN_G4 PIN_F4 PIN_E4 C2 C1 C0 y0 y1 y2 y3 y4 y5 y6OUTPUT OUTPUT OUTPUT OUTPUT OUTPUT OUTPUT OUTPUTD 42 D 43 D 44 D 45 D 46 D 47 D 48q[4] PIN_H4inst4inst7PIN_AE7 PIN_AF7 PIN_AH5 PIN_AG4 PIN_AB18 PIN_AB19 PIN_AE19QEWQWq[18] q[17] q[16]C2 C1 C0y0 y1 y2 y3 y4 y5 y6OUTPUT OUTPUT OUTPUT OUTPUT OUTPUT OUTPUT OUTPUTD21 D22 D23 D24 D25 D26 D27 q[2] q[1] q[0]inst5QEWQW PIN_M3 PIN_L1 C2 PIN_L2 C1 PIN_L3 C0 PIN_K1 PIN_K4 PIN_K5y0 y1 y2 y3 y4 y5 y6OUTPUT OUTPUT OUTPUT OUTPUT OUTPUT OUTPUT OUTPUTD49 D50 D51 D52 D53 D54 D55PIN_AG13 PIN_AE16 PIN_AF16 PIN_AG16 PIN_AE17 PIN_AF17 PIN_AD17inst6PIN_P1 PIN_P2 PIN_P3 PIN_N2 PIN_N3 PIN_M1 PIN_M2PIN_AE8 PIN_AF9 PIN_AH9 PIN_AD10 PIN_AF10 PIN_AD11 PIN_AD124、编译通过后开始配管脚，并把电路图下载到 DE2-70 上进行实际检验。五、实验 实验心得5通过本次数字电路的课程设计， 我们进一步了解了如何分频， 掌握了存储器的原理及用 法等。在查找实验错误的过程中，我们体会到了无论什么实验都要有严谨的态度，否则会让 一些细节方面的错误影响整个功能的实现，因为细节方面的问题是很难察觉的。六、实验思考题 1、地址信号的位数影响存储器的哪些方面？ 地址信号的位数决定存储器可寻址数量即存储器的寻址能力。2、数据信号的位数影响存储器的哪些方面？ 数据信号的位数决定了存储器的位宽，即一次能处理多少位二进制数。3、 RAM 和 ROM 的区别？ ROM 和 RAM 是计算机内存储器的两种型号，ROM 表示的是只读存储器，即：它只能 读出信息，不能写入信息，计算机关闭电源后其内的信息仍旧保存，一般用它存储固定的系 统软件和字库等。RAM 表示的是读写存储器，可其中的任一存储单元进行读或写操作，计 算机关闭电源后其内的信息将不在保存，再次开机需要重新装入，通常用来存放操作系统， 各种正在运行的软件、输入和输出数据、中间结果及与外存交换信息等，我们常说的内存主 要是指 RAM。4、 RAM 的作用？ RAM 主要用于存储短时间使用的程序，一般用作计算机内存。5、 如果需要字符串右移输出，则应如何设计？ 在配管脚时使其顺序反过来就行 6、 你的设计有何特色或优点？ 我的设计是一个开关键控制 HELLO 循环的加速和减速。7、 实验中遇到的主要问题是什么？ 双向进位器的设计完美， 没想到用 74191 双向加法器， 且存储器的数据输入一直有问题， 无法保存写好的输入数据。8、 本次实验的主要收获是什么? 进一步加深学习分频的方法，掌握了存储器的原理及使用方法。6
【数电实验报告答案】Harbin Institute of Technology数字逻辑电路与系统课程名称院 系数字逻辑电路与系统 电子与信息工程学院 班 级：哈尔滨工业大学 2014 年 11 月实验二 时序逻辑电路的设计与仿真3.1 实验要求本实验练习在 Maxplus II 环境下时序逻辑电路的设计与仿真，共包括6 个 子实验，要求如下节序 实验内容 要求 3.2 同步计数器实验 必做 3.3 时序电路分析实验 必做 3.4 移位寄存器实验 必做 3.5 三人抢答器实验 必做3.6 串并转换电路实验 选做 3.7 奇数分频电路实验 选做3.2 同步计数器实验 3.2.1 实验目的1. 练习使用计数器设计简单的时序电路 2. 熟悉用MAXPLUS II 仿真时序电路的方法3.2.2 实验预习要求1. 预习教材《6-3 计数器》 2. 了解本次实验的目的、电路设计要求3.2.3 实验原理计数器是最基本、最常用的时序逻辑电路之一，有很多品种。按计数后的输 出数码来分，有二进制及BCD 码等区别；按计数操作是否有公共外时钟控制来 分，可分为异步及同步两类；此外，还有计数器的初始状态可否预置，计数长度 (模）可否改变，以及可否双向等区别。本实验用集成同步4 位二进制加法计数器74LS161 设计N 分频电路，使输出信 号CPO 的频率为输入时钟信号CP 频率的1/N，其中N=(学号后两位mod8)+8。3.2.4 实验步骤1. 打开 MAXPLUS II, 新建一个原理图文件，命名为 EXP3_2.gdf。2. 按照实验要求设计电路，将电路原理图填入下表。学号为03，N=3+8=11N分频电路原理图新建一个波形仿真文件，命名为 EXP3_2.scf，加入时钟输入信号 CP 及输出信 号 CPO，并 点击 MAXPLUS II 左侧工具条上的时钟按钮 ，将 CP 的波形设置 为周期性方波。4. 运行仿真器得到输出信号 CPO 的波形，将完整的仿真波形图（包括全部输入 输出信号）附于下表。N分频电路仿真波形图3.3 时序电路分析实验 3.3.1 实验目的练习用 MAXPLUS II 进行时序逻辑电路的分析。3.3.2 实验预习要求1. 预习教材《6-3-1 异步二进制计数器》 2. 了解本次实验的目的、电路分析要求3.3.3 实验原理分析如下时序电路的功能，并判断给出的波形图是否正确。3.3.4 实验步骤1. 打开MAXPLUS II, 新建一个原理图文件，命名为EXP3_3.gdf。2. 将给出的电路图输入MAXPLUS II 的原理图中，其中JK 触发器在 MAXPLUSII 中的符号位JKFF。3. 新建一个波形仿真文件，命名为EXP3_3.scf，加入所有输入输出信号，并 按照给出的波形图绘制输入信号CP、RD的波形。4. 运行仿真器得到输出信号0 1 2 Q ,Q ,Q 的波形，将完整的仿真波形图（包括 全部输入输出信号）附于下表。时序电路分析实验波形图5. 对比实验原理中给出的波形与MAXPLUS II 仿真得出的波形，指出两者 的异同，并分析原因。实验原理中给出的波形是模5的计数器，每当计到5时，系统自动清零，再从 0计到5； 但仿真出的结果是模3的计数器， 每当到5时， 系统清零， 在清零信号后， 系统第二个JK触发器又置位为1，对外输出是010，再从这个数往上计数，进入模 3的循环。经分析，在计数器计到101时，Rd出现负跳变，将系统清零，但由于此时Q0 出现了从1到0的变化，相当于给第二个触发器一个时钟跳变沿，使得第二个JK 触发器输出又变为1， 所以仿真出的结果是0之后， Rd置高之后不是从零开始计数， 而是从2开始。3.4 移位寄存器实验 3.4.1 实验目的练习使用移位寄存器设计简单的时序电路。3.4.2 实验预习要求1. 预习教材《6-4 移位寄存器》 2. 了解本次实验的目的、电路设计要求3.4.3 实验原理数据的移位寄存是一种常见的算数和逻辑动作，例如在进行算数的乘法或除 法过程中，就需要将部分积进行先移位，再相加或相减的操作。移位寄存器从结 构上看， 是将若干个触发器级联起来， 按数据输入方式来分， 有串行和并行两种， 而移位方向则有左移和右移之区别，同时数据输出也有并出和串出之分。请用 4 位双向通用移存器 74LS194 设计一个序列检测器，功能为：在时钟 CP 的驱动下，数据输入端 D 每个时钟周期输入 1 bit 二进制数，形成一个二进 制 序列，当序列中出现’1011’时，输出端 F 输出一个时钟周期的高电平，否则为低 电平。3.4.4 实验步骤1. 打开 MAXPLUS II, 新建一个原理图文件，命名为 EXP3_4.gdf。2. 按照实验要求设计电路，将电路原理图填入下表。3.建一个波形仿真文件，命名为 EXP3_4.scf，加入所有输入输出信号，并绘\ 31 \制输入信号 CP、D 的波形。4. 运行仿真器得到输出信号 F 的波形，将完整的仿真波形图（包括全部输入输 出信号）附于下表。3.5.2 实验预习要求1. 预习教材《第五章 触发器》 2. 了解本次实验的目的、电路设计要求3.5.3 实验原理设计一个如下图所示的抢答器。其中 A、B、C 为三个抢答按键，ST 为起始信号，X、Y、Z 分别为 A、B、 C 对应的输出。在 ST 的一个负脉冲后，ABC 中最先按下（由’0’变为’1’）的按 键对应的输出端变为有效（由’0’变为’1’） ，其它输出端不变。3.5.4 实验步骤1. 打开 MAXPLUS II, 新建一个原理图文件，命名为 EXP3_5.gdf。2. 按照实验要求设计电路，将电路原理图填入下表。3. 新建一个波形仿真文件，命名为 EXP3_5.scf，加入所有输入输出信号，并绘 制输入信号 ST、A、B、C 的波形。4. 运行仿真器得到输出信号 X、Y、Z 的波形，将完整的仿真波形图（包括全部 输入输出信号）附于下表。进一步掌握了时序电路有关知识，了解到了相关知识，对本实验的相关软件 有了更深入的了解和认识，在计数器电路存在较大的问题，不能想当然的认为， 要从多方面考虑，避免出现差错。认识到同步计时器相比较异步而言，延迟短， 对同一个时钟同步变化，较为稳定。}