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Quartus Ⅱ中仿真出现错误解决方案汇总
用quartusII做了一下功能仿真,但是文件出现了问题
Error: Run Generate Functional Simulation Netlist (。。。) to generate functional simulation netlist for top level entity bmg_control before running the Simulator (quartus_sim)一、Quartus中仿真时出现no simulation input file assignment specify 解决方法(转载)
今天使用quartusII做了一下功能仿真,但是文件出现了问题
Error: Run Generate Functional Simulation Netlist (。。。) to generate functional simulation netlist for top level entity bmg_control before running the Simulator (quartus_sim)
在网上查了一下又解决的方法,在此转载此文长:
翻译成中文就是仿真文件没有被指定,要仿真的话先要建一个仿真文件:
file -> new -> 选择Other file选项卡 -> Vector Waveform File
然后把输入输出端口加进去,再设置输入的信号,保存,就可以仿真了。
如果你之前已经建立过了,就打开assignments->settings->simulator settings
看里面的有个文本框 simulation input 里面是否为空,为空的话就要找到你所建立的Vector Waveform File 文件,是以*.VMF结尾的,如果没找到,你又以为你建立了Vector Waveform File ,很可能粗心的你还没保存Vector Waveform File ,保存了才会在project里面找到。
找到之后进行仿真,如果是functional simulation,要做processing>generate functional simulation netlist..不然会出现
Error: Run Generate Functional Simulation Netlist (quartus_map bmg_control
--generate_functional_sim_netlist) to generate functional simulation netlist for top level entity bmg_control before running the Simulator (quartus_sim)之类的错误。最后在进行仿真,就可以看到波形图了
二、Error (10137): Verilog HDL Procedural Assignment error at SHIFT.v(16): object "Data" on left-hand side of assignment must have a variable data type
错误:对Data未定义其变量类型,比如reg [3:0] Data
三、Quartus II常见错误
Quartus II常见错误
1.Found clock-sensitive change during active clock edge at time
on register ""
原因:vector source file中时钟敏感信号(如:数据,允许端,清零,同步加载等)在时钟的边缘同时变化。而时钟敏感信号是不能在时钟边沿变化的。其后果为导致结果不正确。
措施:编辑vector source file
2.Verilog HDL assignment warning at : truncated with size
to match size of target (
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在quartus ii中进行波形仿真步骤
&&详细介绍了在quartus ii 中如何进行仿真
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卸载爱奇艺。 & &
本来是好的，两天后再来用，发现出现仿真自动退出，好不容易看到了提示代码：exiting with code
211，然后就各种找原因，试过重装，破解，环境变量，重启，一开始都以为是licenses问题，后面看到一个贴吧回答，卸载爱奇艺，这跟爱奇艺也有关系？？？但是我中间是装了一个爱奇艺，死马当活马医，试试，还真可以了。我可是花了一天的时间各种找问题啊，原来是你个鬼爱奇艺，此处省略500字，。。。。
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