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Intel的7nm工艺恐推至2020年，10nm要战三代
Intel的7nm工艺恐推至2020年，10nm要战三代
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Intel 10nm Cannonlake延期到了2017年Q3季度，但是这还不算完，7nm工艺可能还要晚一些，恐怕要等到2020年才能量产了，10nm工艺节点至少会有Cannonlake、Icelake、Tigerlake三代产品。
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在半导体制造工艺上，Intel之前是绝大的老大，领先三星、TSMC、GlobalFoundries公司一两年（），但是在14nm工艺上，Intel的Tick-Tock钟摆战略失效，升级换代周期从2年延长到2.5年了，今年下半年的主力还是14nm工艺的Kabylake，，但是这还不算完，7nm工艺可能还要晚一些，恐怕要等到2020年才能量产了，10nm工艺节点至少会有Cannonlake、Icelake、Tigerlake三代产品。在半导体工艺上，三星、TSMC这两家最为活跃，FinFET工艺之前他们比Intel的工艺落后一两代，但他们现在比Intel高调多了，，2020上半年就能量产5nm工艺，三星虽然没有TSMC这么“夸张”，不过去年底也制造出了10nm
SRAM缓存，7nm也在路上了。半导体制造工艺非常依赖材料、电子、物理等基础科学，这都需要长时间的技术积淀，虽然不能完全排除三星、TSMC获得黑科技的可能性，但小编其实并不怎么相信三星和TSMC两家新工艺的进度，几无可能一两年内就在工艺研发上面超过Intel公司，而且实验室生产出新工艺跟大规模量产新工艺并不是一回事。再回到Intel上来，他们2年升级一次新工艺的计划已经失效了，由于10nm之后半导体工艺越来越复杂，进度不可避免地要推迟，新工艺处理器升级周期也要拉长，简单梳理一下就是：2013年：架构，22nm 3D晶体管工艺2014年：Broadwell架构，14nm 3D晶体管工艺2015年：Broadwell、架构，14nm 3D晶体管工艺2016年：Kabylake架构，14nm 3D晶体管工艺以上是已经确定的了，今年下半年还是14nm工艺，不过架构从skylake升级到kabylake，CPU架构小改，GPU可能会有明显升级，之前有消息提到会引入GT4级别，eDRAM缓存容量容量翻倍到256MB。2017年：Cannonlake架构，10nm工艺2018年：Icelake架构，10nm工艺2019年：Tigerlake架构，10nm工艺明年Q3季度发布首款10nm工艺的Cannonlake架构处理器也是之前确定的了，再往后是Icelake，，用在Icelkae处理器上，预计2018年下半年发布。如果届时7nm工艺还不够成熟，传闻称Intel还准备了第三款10nm工艺的处理器Tigerlake，预计会在2019年发布。这么算来，7nm工艺最可能的时间是要等到2020年了，不过现在连产品名称还没有呢。
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游客：跪求脑残不要乱上网
游客：当年批MOTO，Nokia，Sony，
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现在不知去哪座荒山啃萝卜了。
现在intel 14nm产能自己i7都不够用，还代工？
坚持安卓的也倒下一批了……
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酷冷至尊天猫店开张~CPU制作工艺迈进10纳米大关, 摩尔定律还能走多久?
最近小米6强势刷屏，其中原因之一就是因为小米6搭载的芯片是10nm制作工艺的。说起CPU的制作工艺，可是各大芯片厂商竞争的焦点。这不，随着10纳米工艺的骁龙835的商业化，台积电，三星，麒麟甚至Intel都不甘落后，纷纷表示自家的10nm工艺CPU很快就会退出。可是，你想过没有，以现在CPU发展的速度，摩尔定律还能不能坚持下去呢？
摩尔定律是指：当价格不变时，集成电路上可容纳的元器件的数目，约每隔18-24个月便会增加一倍，性能也将提升一倍，这是由Intel的创始人戈登摩根在1965年提出的。这个定律在过去的几十年都准确无误，但现在他却面临着严峻的挑战。因为从物理定律来看，7nm就是物理极限。一旦晶体管大小低于这一数字，载流子的运动规律都必须考虑到量子效应，这就导致基础的门电路功能错乱。也就是说，一旦工艺做到7nm甚至5nm时，现在这种 CPU制作技术已经基本走到头了。那个时候你会发现，当自己的手机用了三年之后，市面上的华为小米的旗舰性能还是那样，耗电量还是那样，续航能力还是那样。
但这并不是说CPU的性能就会被限制于此，就像从45nm到32nm或者是从22nm到14nm一样，问题总归是可以解决的，只是说这一次可能要改变整个CPU的制作方法或者说材料，要比以往的难得多。其实，有些科研机构或者厂商已经想到了当触及“物理极限”，CPU性能该如何发展了。第一个主流的方向就是延续CMOS的整体思路，在器件结构、沟道材料、连接导线、高介质金属栅、架构系统、制造工艺等等方面进行创新研发。第二个主流的方向使用其他的材料制作CPU，比如使用碳纳米管和二硫化砷来替代硅，或者使用锗片来替代硅，甚至量子计算机。值得一说的是，从2016年5月份开始IBM开发的5位量子计算机已经提供付费的云服务了，到现在这项服务已经拥有4万名用户，进行过20万项实验，并发表了15篇研究论文。
IBM的D-ware量子计算机
但是，可以确认的是，今后CPU的发展必然会变慢，新式CPU的价格必然会变贵。这是由研发，制造成本决定的：随着制作工艺不断升级，其技术研发投入也越来越高，研发的难度也越来越大。市场研究机构IBS的资深半导体产业分析师Handel Jones估计，使用10nm工艺设计成本比14nm增加近五成，当半导体工艺走向5nm节点，IC设计成本将会是目前已经非常高昂之的14、16nm工艺的三倍，因此芯片公司需要有非常大量的销售额才能回收投资。所以，无论如何，从价格上摩尔定律再过5-10年就必然要失效了。
但是，小编相信科技的力量，说不定，在未来的一天，我们的手机就有现在“天河超级计算机”的性能，而且一个星期只用充一次电，而且，这样的手机还是人人可以用得起的。让我们一起期待那一天吧。
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今日搜狐热点AMD有28纳米的CPU 为什么还要用32纳米工艺做CPU,像FX8350是32纳米，而APU却用28纳米。
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1，CPU设计的时候，考虑到生产用硅片面积能生产出的最大CPU颗粒数量，选择的工艺。2，工艺越落后，单个CPU的成本越低。企业利润越大。
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晶圆工艺制程达到1纳米会怎样？
晶圆制程工艺，严格说来这是门很复杂的（应用）技术体系。晶圆制程工艺达到1nm会怎样？我认为这个连不少的行内资深人士都不容易给出全面且正确的答案。这就有点像是：现在很多的国家能制造大量的常规燃料火箭（对应于当前半导体行业的主流制程），现在也有少数的国家在研发可重复使用火箭（对应于未来半导体行业的5nm和3nm等制程），再之后可能有少数的国家研制出比可重复回收火箭更先进的航天运输工具（对应于半导体行业的1nm等制程），那么比可重复回收火箭更先进的航天运输工具会是什么样的？现在其实没有人能准确地想象出来（重在应用）。前不久，有台湾媒体报道过：台积电的创始人张忠谋向媒体记者表示，摩尔定律可能在半导体行业中还会延续10年的时间，台积电等晶圆制造厂商能够研发并投产3nm制程工艺。此后，晶圆制造厂商们能不能研发出可量产的2nm制程工艺，眼下看来还存在不确定性。而晶圆大厂们要研发出可商业化量产的1nm制程工艺，就会面临非常大的难度。就假设今后确实有少数的晶圆大厂研发出了可商业化的1nm制程，那么会怎么样呢？有人猜想，“这会使采用该技术生产的芯片价格居高不下，这又会导致较少客户选择该项技术，进而恶性循环......从商业因素考虑，大部分芯片设计公司恐怕依旧会选择相对成熟，或者称为相对‘老旧’的制造工艺。”事实上，1nm制程工艺到今天还只是处于实验室研究的阶段。2016年的时候，网络上出现过一篇文章，其中有这样写到：芯片的制造工艺常常用90nm、65nm、40nm、28nm、22nm、14nm来表示，比如Intel的六代酷睿系列CPU就采用Intel自家的14nm制造工艺。现在的CPU内集成了以亿为单位的晶体管，这种晶体管由源极、漏极和位于他们之间的栅极所组成，电流从源极流入漏极，栅极则起到控制电流通断的作用。而CPU上形成的互补氧化物金属半导体场效应晶体管栅极的宽度，也被称为栅长。栅长越短，则可以在相同尺寸的硅片上集成更多的晶体管——Intel曾经宣称将栅长从130nm减小到90nm时，晶体管所占得面积将减小一半；在芯片晶体管集成度相当的情况下，使用更先进的制造工艺，芯片的面积和功耗就越小，成本也越低。栅长可以分为光刻栅长和实际栅长，光刻栅长则是由光刻技术所决定的。由于在光刻中光存在衍射现象以及芯片制造中还要经历离子注入、蚀刻、等离子冲洗、热处理等步骤，因此会导致光刻栅长和实际栅长不一致的情况。另外，同样的制程工艺下，实际栅长也会不一样，比如虽然三星也推出了14nm制程工艺的芯片，但其芯片的实际栅长和Intel的14nm制程芯片的实际栅长依然有一定差距。前面说了缩短晶体管栅极的长度可以使CPU集成更多的晶体管或者有效减少晶体管的面积和功耗，并削减CPU的硅片成本。正是因此，CPU生产厂商不遗余力地减小晶体管栅极宽度，以提高在单位面积上所集成的晶体管数量。不过这种做法也会使电子移动的距离缩短，容易导致晶体管内部电子自发通过晶体管通道的硅底板进行的从负极流向正极的运动，也就是漏电。而且随着芯片中晶体管数量增加，原本仅数个原子层厚的二氧化硅绝缘层会变得更薄进而导致泄漏更多电子，随后泄漏的电流又增加了芯片额外的功耗。为了解决漏电问题，Intel、IBM等公司可谓八仙过海，各显神通。比如Intel在其制造工艺中融合了高介电薄膜和金属门集成电路以解决漏电问题；IBM开发出SOI技术——在在源极和漏极埋下一层强电介质膜来解决漏电问题；此外，还有鳍式场效电晶体技术——借由增加绝缘层的表面积来增加电容值，降低漏电流以达到防止发生电子跃迁的目的......上述做法在栅长大于7nm的时候一定程度上能有效解决漏电问题。不过，在采用现有芯片材料的基础上，晶体管栅长一旦低于7nm，晶体管中的电子就很容易产生隧穿效应，为芯片的制造带来巨大的挑战。
喜欢该文的人也喜欢如果cpu工艺达到1nm 会发生什么事_百度知道
如果cpu工艺达到1nm 会发生什么事
我有更好的答案
1NM的硅晶圆在实验室已经制造出来了，很长一段时间内都不可能普及，除了成本问题还有技术储备考虑，目前英特尔的第三代14纳米显示出不错的能耗比。台积电代工的10系第三代16纳米显卡比9系28纳米的能耗比也进步很多，已经目测1nm会更优秀很多，但性能就不好说了，像牙膏厂就喜欢干增强硅晶工艺性能同时减少晶体数量的挤牙膏的事。
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