我这个DDR3的时钟频率对不对_百度知道
我这个DDR3的时钟频率对不对
黄色的是DEMO板的时钟频率，绿色的是我做的板的时钟频率，请问对不对
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时钟频率（又译：时钟频率速度，英语：clock rate），是指同步电路中时钟的基础频率，它以“若干次周期每秒”来度量，量度单位采用SI单位赫兹（Hz）。它是评定CPU性能的重要指标。一般来说主频数字值越大越好。外频，是CPU外部的工作频率，是由主板提供的基准时钟频率。FSB频率，是连接CPU和主板芯片组中的北桥芯片的前端总线（Front Side Bus）上的数据传输频率。CPU的主频和外频间存在这样的关系：主频=外频×倍频。
533MHz的频率，两个频率一样，是对的
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DDR3-1600内存的测试平台：　　DDR3-1600MHz早已取代1333MHz成为普条，海盗船Vengeance DDR3-1600默认时序为10-10-10-27-1T，这样时序相对1600MHz来说保守许多。市面上有一些1600MHz的DDR3内存 时序可以低至8-8-8-24-1T。由于测试时间紧迫，样品有限，我们选了比较中庸时序的DDR3-1600，成绩上会比低时序的1600差一些。DDR4-2133内存的测试平台：　　相比于DDR3-1600起频频率，DDR4的内存起步频率达到2133MHz。芝奇Ripjaws V DDR4-2133 默认时序15-15-15-35-2T，同样，对于DDR4-2133内存来说，这样时序同样保守，正好与DDR3-1600形成互补。它的工作电压仅1.2V。&基础频率PK：DDR3-1600与DDR4-2133AIDA64 Engineer 5.20.3400软件测试：Sisoftware Sanda软件测试：测试成绩对比　　测试小结：首先指出，这是&不公平&的PK。&不公平&体现在频率上不一致，一个1600MHz，一个2133MHz，测试结果也没有悬念，DDR4-2133各项成绩均优于DDR3-1600，且在读取、复制、写入性能以及内存带宽上，领先的幅度较大。虽然DDR3-1600在时序上比DDR4-2133更先进，但频率上差距让DDR4表现更为出色 。不过，细心的网友注意到，在内存的延迟上，DDR-ns，而DDR4-ns，两者差距不明显。　　通过这一组数据对比，主要看一看DDR3与DDR4在基础频率上表现到底如何，显然跟预想一致，DDR4-2133更优胜于DDR3-1600。&DDR3-2400内存的测试平台：　　在DDR3内存频率中，从MHz，内存还跨越了1866MHz、2133MHz，所以2400MHz已经是DDR3的高频代表。可以从CPU-Z中看到，DDR3-2400的时序已经上升到11-13-13-31-2T，电压达到1.65V。DDR4-2400内存的测试平台：　　前面提到，DDR4的起步频率就高达2133MHz，DDR4-2400MHz同样为基础频率。另外上，时序上，影驰名人堂DDR4-2400控制得比前面芝奇DDR4-2133更出色，CL12-13-13-35-2T，工作电压仅1.2V。同频PK：DDR3-2400与DDR4-2400AIDA64 Engineer 5.20.3400软件测试：Sisoftware Sanda软件测试：　　测试小结： 在2400MHz同频的情况下，传说中的&高帅富&DDR4几乎没有占到便宜。DDR3-2400与DDR4-2400的内存带宽同为26GB/s，AIDA64的测试中，读取、复制及写入成绩对比来看，也是难解难分。
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聊天吐槽赢奖品ddr4 sdram总线频率和实际传输频率是多少? 是ddr3 sdram的几倍?_百度知道
ddr4 sdram总线频率和实际传输频率是多少? 是ddr3 sdram的几倍?
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DDR2 SDRAM（Double Data Rate Two SDRAM）：为双信道两次同步动态随机存取内存。DDR2内存Prefetch又再度提升至4 bit（DDR的两倍），DDR2的I/O频率是DDR的2倍，也就是266、333、400MHz。举例：核心频率同样有133～200MHz的颗粒，I/O频率提升的影响下，此时的DDR2传输速率约为533～800 MT/s不等，也就是常见的DDR2 533、DDR2 800等内存规格。DDR3 SDRAM（Double Data Rate Three SDRAM）：为双信道三次同步动态随机存取内存。DDR3内存Prefetch提升至8 bit，即每次会存取8 bits为一组的数据。DDR3传输速率介于 800～1600 MT/s之间。此外，DDR3 的规格要求将电压控制在1.5V，较DDR2的1.8V更为省电。DDR3也新增ASR（Automatic Self-Refresh）、SRT（Self-Refresh Temperature）等两种功能，让内存在休眠时也能够随着温度变化去控制对内存颗粒的充电频率，以确保系统数据的完整性。DDR4 SDRAM（Double Data Rate Fourth SDRAM）：DDR4提供比DDR3/ DDR2更低的供电电压1.2V以及更高的带宽，DDR4的传输速率目前可达 MT/s。DDR4 新增了4 个Bank Group 数据组的设计，各个Bank Group具备独立启动操作读、写等动作特性，Bank Group 数据组可套用多任务的观念来想象，亦可解释为DDR4 在同一频率工作周期内，至多可以处理4 笔数据，效率明显好过于DDR3。 另外DDR4增加了DBI（Data Bus Inversion）、CRC（Cyclic Redundancy Check）、CA parity等功能，让DDR4内存在更快速与更省电的同时亦能够增强信号的完整性、改善数据传输及储存的可靠性。电压：1.2/1.35V电压带来更低功耗DDR2与DDR3的区别1、逻辑Bank数量drr2 SDRAM中有4Bank和8Bank的设计，目的就是为了应对未来大容量芯片的需求。而drr3很可能将从2Gb容量起步，因此起始的逻辑Bank就是8个，另外还为未来的16个逻辑Bank做好了准备。2、封装(Packages)由于drr3新增了一些功能，在引脚方面会有所增加，8bit芯片采用78球FBGA封装，16bit芯片采用96球FBGA封装，而drr2则有60/68/84球FBGA封装三种规格。并且drr3必须是绿色封装，不能含有任何有害物质。3、突发长度(BL，Burst Length)由于drr3的预取为8bit，所以突发传输周期(BL，Burst Length)也固定为8，而对于drr2和早期的drr架构的系统，BL=4也是常用的，drr3为此增加了一个4-bit Burst Chop(突发突变)模式，即由一个BL=4的读取操作加上一个BL=4的写入操作来合成一个BL=8的数据突发传输，届时可通过A12地址线来控制这一突发模式。4、寻址时序(Timing)就像drr2从drr转变而来后延迟周期数增加一样，drr3的CL周期也将比drr2有所提高。drr2的CL范围一般在2至5之间，而drr3则在5至11之间，且附加延迟(AL)的设计也有所变化。drr2时AL的范围是0至4，而drr3时AL有三种选项，分别是0、CL-1和CL-2。另外，drr3还新增加了一个时序参数——写入延迟(CWD)，这一参数将根据具体的工作频率而定。DDR3与DDR4的区别DDR4内存条外观变化明显，金手指变成弯曲状2.DDR4内存频率提升明显，可达4266MHz3.DDR4内存容量提升明显，可达128GB4.DDR4功耗明显降低，电压达到1.2V、甚至更低
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DDR3 地址线，上拉电阻的放置位置！
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最近要设计一款产品，由于相关资料还不到位，所以先自己分析分析。
11.gif (10.36 KB, 下载次数: 57)
16:30 上传
( @6 J$ ?. c/ S
一片DDR3，地址线，控制线均有一个120ohm的电阻上拉到0.75v，请问这个上拉电阻是为了阻抗匹配还是什么作用？在布局时，放在什么位置？靠近主BGA 还是ddr3芯片呢！怎么个拓扑结构才能使出现方便一些！' t9 j: C5 L2 M4 {$ Z# }
绿色部分为地址和控制线！- r% ^- L6 D, l- l# W+ k
addr.gif (11.84 KB, 下载次数: 55)
16:33 上传
. J" p) {) v! r3 z7 h- f
初步定为8层板，这个是根据其他电路定的，不是为了画DDR才弄的8层板！叠层为
( f5 F) O& D6 H( [4 w: Y&&Y! p& n
top&&gnd&&sig&&pwr pwr2 sig gnd&&bottom&&/ W8 A! G0 g8 J% ~
大家一起来学习，分享下经验，如何走线，都在哪些层走比较好！参考平面怎么弄。。。诸如此类！; s' k5 g: R. i. J4 Z+ S& q8 k
有东西别藏着掖着，分享出来才能共同进步！
我在设计好后也会把经验发出来！
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part99 发表于
这个不叫上拉电阻，应该叫终结电阻（Terminal Resistors)，最好的位置是放在靠CPU一侧，然后VTT的地方搞一块 ...8 m) S&&q, Q; G6 k5 N, _
应该靠RAM一侧
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晕没人愿意帮忙的吗？
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可惜我不会，帮忙顶，期待高手帮忙，
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很想帮忙，可惜我正在学，还是一头雾水呢
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上拉电阻放在末端.明白没有呢
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eeicciee 发表于
13:44 , r9 S8 \7 |2 A* ~0 Q
上拉电阻放在末端.明白没有呢
我也想过放在末端，但会有一个问题。无法避免的会从走线拉一个tip再连到该电阻上！有分支了！会不会影响信号质量！这个要跑533M的时钟，1066M的频率！
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你八层板四层走线嘛,才一个DDR,用三层走线够了.把电阻放在底层,这样更靠近DDR更好些
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电阻放在ＤＤＲ的后面（上面），ＤＤＲ与ＢＧＡ之间的连线考虑用第三和第六层，上拉电阻就通过顶底层实现．
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jimmy 发表于
15:54 ( }1 x3 e( S9 s# s$ Z
电阻放在ＤＤＲ的后面（上面），ＤＤＲ与ＢＧＡ之间的连线考虑用第三和第六层，上拉电阻就通过顶底层实现．7 y&&j2 s&&~- s7 c- @% V$ M
谢谢版主提醒！
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学习了' j4 r( L! X( Y$ G, ~9 e6 `
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层叠可改为:
TOP,GND02,L3,PWR04,GND05,L6,PWR07,BOTTOM
主电源放在第四层.& p7 \; x% e+ S$ L8 b+ h
# v- }5 _! x7 Y; v4 A0 `7 a
两个电源层不要叠在一起,电源纹波会很大.
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过有所学{:soso_e182:}
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jimmy 发表于
17:31 " E6 I! N$ ~7 d&&x, \
层叠可改为:
TOP,GND02,L3,PWR04,GND05,L6,PWR07,BOTTOM
谢谢版主的提醒！
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感觉你的上来电阻应该放在源端，这样和内阻匹配，
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这个不叫上拉电阻，应该叫终结电阻（Terminal Resistors)，最好的位置是放在靠CPU一侧，然后VTT的地方搞一块大一点的铜皮，前后放上大的电容，这样，地址控制线吃电才够。
我之前发过一个作品，你可以参考一下：. Z' y. {) m7 v7 _! E% {9 [4 y
地址线 控制线的终结电阻 应该放DDR3那一端&
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ddr3动作电压：运作I/O电压是1.5V 一般来说，电压越低，功耗也就越低。 根据JEDEC的规范标准，通过提升硅晶圆芯片制造工艺而降低核心IO电压以提升性能的DDR3内存模组，会推出称作为DDR3L的低电压版本内存规范
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