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超能课堂(76)：从KB到GB，内存条所经过的7个历程
超能课堂(76)：从KB到GB，内存条所经过的7个历程
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内存在PC中是一个巨大的缓冲区，CPU所需访问与处理的数据都会经过这里，随着CPU的处理能力不断的提高，内存的速度与容量也在不断的提升，每隔几年就会更新换代，下面我们就一起来了解一下内存条的发展历史。
本文约4009字，需7分钟阅读
当今世界上的计算机都是基于冯·诺依曼结构，一台计算机必须包含运算器、控制器、存储器和输入、输出设备五个部分，存储器又可分为内存储器和外存储器，内存储器可以简单理解为CPU里面的缓存和插主板上的内存，而外存储器则是硬盘、U盘、软盘等，内存和硬盘对于一台当今的PC来说是不可或缺的部件。内存在PC中是一个巨大的缓冲区，CPU所需访问与处理的数据都会经过这里，虽说CPU内部也有各级缓存，但是容量空间是无法与内存相比的，随着CPU的处理能力不断的提高，内存的速度与容量也在不断的提升，每隔几年就会更新换代，下面我们就一起来了解一下内存条的发展历史。古老的SIMM时代其实在最初的个人电脑上是没有内存条的，内存是直接以DIP芯片的形式安装在主板的DRAM插座上面，需要安装8到9颗这样的芯片，容量只有64KB到256KB，要扩展相当困难，但这对于当时的处理器以及程序来说这已经足够了，直到80286的出现硬件与软件都在渴求更大的内存，只靠主板上的内存已经不能满足需求了，于是内存条就诞生了。远古的30pin SIPP (Single In-line Pin Package) 接口，针脚的定义其实与30pin SIMM一样的SIPP很快就被SIMM（Single In-line Memory
Modules）取代了，两侧金手指传输相同的信号，早期的内存频率与CPU外频是不同步的，是异步DRAM，细分下去的话包括FPM DRAM（Fast Page
Mode DRAM）与EDO DRAM（Extended data out DRAM），常见的接口有30pin SIMM与72pin
SIMM，工作电压都是5V。从上到下分别是30pin SIMM、苹果的64pin SIMM与72pin SIMM第一代SIMM内存有30个引脚，单根内存数据总线只有8bit，所以用在16位数据总线处理器上（286、386SX等）就需要两根，用在32位数据总线处理器上（386DX、486等）就需要四根30pin
SIMM内存，采购成本一点都不低，而且还会增加故障率，所以30pin SIMM内存并不是完全被大家所接受。有趣的是DIP芯片形式的内存与内存条共存了一段比较长的时间，在不少286的主板上你可以同时看到DIP内存芯片与30pin
SIMM内存插槽，它们是可以一齐工作的。随后诞生了72pin
SIMM内存，单根内存位宽增加到32位，一根就可以满足32位数据总线处理器，拥有64位数据总线的奔腾处理器则需要两根，内存容量也有所增加，它的出现很快就替代了30pin
SIMM内存，386、486以及后来的奔腾、奔腾Pro、早期的奔腾II处理器多数会用这种内存。FPM DRAM30pin FPM DRAMFPM DRAM是从早期的Page Mode
DRAM上改良过来的，当它在读取同一列数据是，可以连续传输行位址，不需要再传输列位址，可读出多笔资料，这种方法当时是很先进的，不过现在看来就很没效率。FPM DRAM有30pin SIMM和72pin
SIMM两种，前者常见于286、386和486的电脑上，后者则常见于486与早期型的奔腾电脑上，30pin的常见容量是256KB，72pin的容量从512KB到2MB都有。EDO DRAM比较少见的168pin EDO内存，通常都用在服务器上其实也是72pin
SIMM的一种，它拥有更大的容量和更先进的寻址方式，这种内存简化了数据访问的流畅，读取速度要FPM DRAM快不少，主要用在486、奔腾、奔腾Pro、 &
早期的奔腾II处理器的电脑上面，本人第一台电脑486上面就插着两条8MB的EDO内存。在年EDO内存盛行的时候，凭借着制造工艺的飞速发展，EDO内存在成本和容量上都有了很大的突破，单条EDO内存容量从4MB到16MB不等，数据总线依然是32位，所以搭配拥有64位数据总线的奔腾CPU时基本都成对的使用。SDR SDRAM内存然而随着CPU的升级EDO内存已经不能满足系统的需求了，内存技术也发生了大革命，插座从原来的SIMM升级为DIMM（Dual In-line Memory
Module），两边的金手指传输不同的数据，SDR SDRAM内存插座的接口是168Pin，单边针脚数是84，进入到了经典的SDR SDRAM（Single Data Rate SDRAM）时代。　SDRAM其实就是同步DRAM的意思，内存频率与CPU外频同步，这大幅提升了数据传输效率，再加上64bit的数据位宽与当时CPU的总线一致，只需要一根内存就能让电脑正常工作了，这降低了采购内存的成本。第一代SDR SDRAM频率是66MHz，通常大家都称之为PC66内存，后来随着Intel与AMD的CPU的频率提升相继出现了PC100与PC133的SDR SDRAM，还有后续的为超频玩家所准备的PC150与PC166内存，SDR SDRAM标准工作电压3.3V，容量从16MB到512MB都有。SDR SDRAM的存在时间也相当的长，Intel从奔腾2、奔腾3与奔腾4（Socket
478），以及Slot
1、Socket 370与Socket 478的赛扬处理器，AMD的K6与K7处理器都可以SDR SDRAM。从1999年开始AMD推出K7架构，到2000年Intel推出奔腾4处理器，两家处理器的FSB都在不断攀升，只有133MHz的SDR SDRAM根本无法满足这个带宽需求，至于谁是它的继任者，Rambus
DRAM与DDR SDRAM展开了一场大战。Rambus DRAM内存在选择SDR SDRAM的继任者的时候Intel选择了与Rambus合作并推出了Rambus DRAM内存，通常都会被简称为RDRAM，它与SDRAM不同，采用了新的高速简单内存架构，基于RISC理论，这样可以减少数据复杂性提高整个系统的性能。RDRAM采用RIMM插槽，184pin，总线位宽16bit，插两条组建双通道时就是32bit，工作电压2.5V，当时的频率有600、700、800、1066MHz等。这款内存通常都是用在Socket
423的奔腾4平台上，搭配Intel 850芯片组使用，然而大家都应该清楚Socket 423的奔腾4是多么的悲剧，频率高效率低的奔腾4被AMD
K7+DDR内存的组合打得满地找牙，再加上RDRAM的制造成本高，很多内存厂都没有兴趣，这直接导致RDRAM的零售价居高不下，奔腾4平台的成本相对高，消费者也不买单，最终就是导致RDRAM完败于DDR
SDRAM，最终Intel抛弃RDRAM投奔到DDR阵营。DDR内存DDR内存的正式名字是DDR SDRAM（Dual Date Rate SDRAM），顾名思义就是双倍速率SDRAM，从名字上就知道它是SDR SDRAM的升级版，DDR
SDRAM在时钟周期的上升沿与下降沿各传输一次信号，使得它的数据传输速度是SDR SDRAM的两倍，而且这样做还不会增加功耗，至于定址与控制信号与SDR
SDRAM相同，仅在上升沿传输，这是对当时内存控制器的兼容性与性能做的折中。DDR SDRAM采用184pin的DIMM插槽，防呆缺口从SDR SDRAM时的两个变成一个，常见工作电压2.5V，初代DDR内存的频率是200MHz，随后慢慢的诞生了DDR-266、DDR-333和那个时代主流的DDR-400，至于那些运行在500MHz、600MHz、700MHz的都算是超频条了，DDR内存刚出来的时候只有单通道，后来出现了支持双通芯片组，让内存的带宽直接翻倍，两根DDR-400内存组成双通道的话基本上可以满足FSB
800MHz的奔腾4处理器，容量则是从128MB到1GB。DDR内存在对RDRAM的战争中取得了完全胜利，所以相当多的主板厂家都选择推出支持DDR内存的芯片组，当时的主板市场可是相当的热闹，并不只有Intel与AMD两个在单挑，还有NVIDIA、VIA、SiS、ALI、ATI等厂家，所以能用DDR内存的CPU也相当的多，Socket
370的奔腾3与赛扬，Socket 478与LGA 775的奔腾4、奔腾D、赛扬4、赛扬D，只要你想酷睿2其实也可以插到部分865主板上用DDR内存，AMD的话Socket A接口的K7与Socket 939、Socket 754的K8架构产品都是可以用DDR内存的。DDR2内存在DDR内存战胜了RDRAM之后就开启了DDR王朝，就如大家所知道的，后续的都是DDR的衍生产品，DDR2内存在2004年6月与Intel的915/925主板一同登场，伴随了大半个LGA
775时代，而AMD的K8架构由于把内存控制器整合在CPU内部，要把内存控制器改成DDR2的比Intel麻烦得多，直到2006年6月AM2平台推出才开始支持DDR2内存，估计现在还有些用DDR2内存的电脑在服役吧。DDR和DDR2的关键区别是：DDR2内存单元的核心频率是等效频率的1/4（而不是1/2）。这需要一个4-bit-deep的预取队列，在并不用改变内存单元本身的情况下，DDR2能有效地达到DDR数据传输速度的两倍，此外DDR2融入了CAS、OCD、ODT技术规范和中断指令，运行效率更高。DDR2内存的金手指数比DDR多，DDR2有240个金手指，DDR只有184个，两者的防呆缺口位置防止用户差错插槽，有一个比较容易从外观上区分DDR与DDR2内存的方法，就是DDR内存是采用TSSOP封装的，而DDR2内存是用BGA封装的，看内存芯片就能分清楚两者。DDR2的标准电压下降至1.8V，这使得它较上代产品更为节能，DDR2的频率从400MHz到1200MHz，当时的主流的是DDR2-800，更高频率其实都是超频条，容量从256MB起步最大4GB，不过4GB的DDR2是很少的，在DDR2时代的末期大多是单条2GB的容量。内存DDR3内存随着Intel在2007年发布3系列芯片组一同到来的，至于AMD支持DDR3内存已经是2009年2月的AM3平台发布的时候
，直到现在他依然还是市场的主流。然而直到2008年11月推出x58平台彻底抛弃DDR2的时候DDR3其实还不算是市场主流，在LGA
775平台上消费者大多数依然会选择DDR2，归咎原因主要还算初期DDR3的频率偏低只有1066MHz，而那时候高端DDR2也是能达到这个频率的，而且同频下DDR2的性能更好，
价格更低，所以刚上市那两年DDR3其实不怎么受欢迎，直到后来DDR3的价格降下来，频率提到DDR2触碰不到1333MHz时才开始普及，这种现象其实在每次内存更新换代的时候都会有。和上一代的DDR2相比，DDR3在许多方面作了新的规范，核心电压降低到1.5V，预取从4-bit变成了8-bit，这也是DDR3提升带宽的关键，同样的核心频率DDR3能够提供两倍于DDR2的带宽，此外DDR3还新增了CWD、Reset、ZQ、STR、RASR等技术。DDR3内存与DDR2一样是240Pin DIMM接口，不过两者的防呆缺口位置是不同的，不能混插，常见的容量是512MB到8GB，当然也有单条16GB的DDR3内存，只不过很稀少。频率方面从800MHz起步，目前比较容量买到最高的频率是2400MHz，实际上有厂家推出了3100MHz的DDR3内存，只是比较难买得到，支持DDR3内存的平台有Intel的后期的LGA
775主板P35、P45、x38、x48等，LGA 1366平台，LGA 115x系列全都支持还有LGA
2011的x79，AMD方面AM3、AM3+、FM1、FM2、FM3接口的产品全都支持DDR3。DDR4内存DDR4在2014年登场的时候并没有重走DDR3发布的旧路，首款支持DDR4内存的是Intel旗舰级的x99平台，DDR4初登场的时候其实与高频DDR3没啥性能与价格上的优势，然而x99只支持DDR4内存，想用旗舰平台你也只能硬啃贵价内存，当然那些选择旗舰平台的玩家不会介意这些，DDR4内存真正走向大众其实已经是2015年8月Intel发布处理器与100系列主板之后的事情了。从DDR1到DDR3，每一代DDR技术的内存预取位数都会翻倍，前三者分别是2bit、4bit及8bit，以此达到内存带宽翻倍的目标，不过DDR4在预取位上保持了DDR3的8bit设计，因为继续翻倍为16bit预取的难度太大，DDR4转而提升Bank数量，它使用的是Bank
Group（BG）设计，4个Bank作为一个BG组，可自由使用2-4组BG，每个BG都可以独立操作。使用2组BG的话，每次操作的数据就是16bit，4组BG则能达到32bit操作，这其实变相提高了预取位宽。DDR4内存的针脚从DDR3的240个提高到了284个，防呆缺口也与DDR3的位置不同，还有一点改变就是DDR4的金手指是中间高两侧低有轻微的曲线，而之前的内存金手指都是平直的，DDR4既在保持与DIMM插槽有足够的信号接触面积，也能在移除内存的时候比DDR3更加轻松。DDR4内存的标准电压是1.2V，频率从2133MHz起步，目前最高是4200MHz，单条容量有4GB、8GB和16GB，目前已经很大程度的取代了DDR3，新的主板已经很少会提供DDR3内存插槽了，彻底进入到DDR4的时代只是时间的问题。展望未来的DDR5现在DDR4还没普及谈DDR5可能有点早，DDR5内存目前还在研发阶段，尚未有具体规范，所以厂商公布的很多规格都不是确定的，其目标是相比DDR4内存至少带宽翻倍，容量更大，同时更加节能，具体来说就是数据频率从目前1.6-3.2Gbps的水平提升到3.2-6.4Gbps，预取位宽从8bit翻倍到16bit，内存库提升到16-32个。至于电压，DDR4电压已经降至1.2v，DDR5有望降至1.1v或者更低。在三星讨论的DDR5内存规范中，其目标跟美光基本一致，也是带宽至少翻倍，预取位宽也会翻倍，不过内存库数量还是16个，与美光公布的数据略有不同。不过在时间点上，业界还是有一定共识的——DDR5预计在2017年完成规范制定，2018年出样，2019年开始生产，不过要普及的话估计至少是2020年的事了。
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你玩的太晚，我开始玩的是EDO内存。什么炒作纯粹是无稽之谈，这行业出了无数牛逼的企业，也死了无数曾经牛逼的企业，赚的时候就大赚，配的时候也能配得精光。这是资本密集技术密集型产业，可不是你们炒过的黑茶、手串、大蒜。
难道说要期货了 哈哈
你 文明用语 能不能好好说话？
游客：小心被M2黑喷你，M2有鬼用啊，发热那么大，哈哈。
不过事实上有个折衷办法的，一是厂商自己买额外的PCIe Lane芯片，这估计是高端板上才会看到的了, 另外一个就是牺牲一到两个Sata通道，让M2固定跑sata就行了(事实上Intel的100和200系，如果M2插的sata规格M2，也是会自行屏蔽相应的sata接口的)，NVME对普通人来说，目前实际用途也就是跑分，没啥用处，有这钱还不如买大些容量好过。
已经见到有几款“顶级”X370主板是1个Ultra M.2 + 1个SATA M.2的搭配了。然而跑SATA的M.2要来何用，还不如直接买散热更好的2.5寸的SATA固态？要至少两个Ultra M.2的原因就是为了现在买一个先用着，等以后有更强的出来后再买一个两个一起用。毕竟是桌面平台，而且Ryzen是8C16T，是打算战个七八年的，不能只把眼光放在当下。单独1个Ultra M.2，以后根本没有扩展性和可玩性了。
小心被M2黑喷你，M2有鬼用啊，发热那么大，哈哈。
不过事实上有个折衷办法的，一是厂商自己买额外的PCIe Lane芯片，这估计是高端板上才会看到的了, 另外一个就是牺牲一到两个Sata通道，让M2固定跑sata就行了(事实上Intel的100和200系，如果M2插的sata规格M2，也是会自行屏蔽相应的sata接口的)，NVME对普通人来说，目前实际用途也就是跑分，没啥用处，有这钱还不如买大些容量好过。
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DDR驱动知识
一、DDR原理
二：DDR操作
1 相关原理
DDR3内部相当于存储表&#26684;，和表&#26684;的检索相&#20284;，需要先指定
行地址(row),再指定列地址(column),这样就可以准确的找到需要的单元&#26684;。对于DDR3内存，单元&#26684;称为基本存储单元(也就是每次能从该DDR3芯片读取的最小数据)，存储表&#26684;称为逻辑bank(DDR3内存芯片都是8个bank，也就是说有8个这样的存储表&#26684;)
所以寻址的流程是先指定bank地址，再指定行地址(row)，最后指列地址(column)来确定基本存储单元，每个基本存储单元的大小等于该DDR3芯片的数据线位宽,也就是每次能从单个DDR3芯片读取的最小数据长度
2 地址线和内存容量分析
由上文可知要寻址DDR3芯片的基本存储单元需要指定3个地址：
bank地址，行地址(row),列地址(column)
下面以三星MT41J1G4，MT41J512M8，MT41J256M16进行分析
MT41J1G4 – 128 Meg x 4 x 8 banks
MT41J512M8 – 64 Meg x 8 x 8 banks
MT41J256M16 – 32 Meg x 16 x 8 banks
三个型号的容量都是一样，仅仅只是数据线位宽不一样，从上述扩展命名可以分析DDR3芯片的地址线数量，数据线位宽，整体容量
MT41J256M16 - 32 Meg x 16 x 8 banks
单个DDR3芯片内部有8个banks因此有3根bank地址线BA0,BA1,BA2
每个bank大小是32M*16 bit = 64MB
有16根数据线即基本存储单元是16bit
每个bank有32M个基本存储单元,总共有32M*8=256M个地址
从datasheet分析有15bit row地址和10bit column地址。但是芯片只提供了15根地址线，不够25根。
其实原因是行地址线RA0-RA14和列地址线CA0-CA9地址线分时共用(反正是先取行地址再取列地址)所以只需要15根地址线就可以
每个bank总共有2^15 * 2^10 = 32M个基本存储单元
然后每个基本单元的大小是16bit所以总大小是32M*16bit*8 = 4Gbit
MT41J512M8 – 64 Meg x 8 x 8 banks&
单个DDR3芯片内部有8个banks因此有3根bank地址线BA0,BA1,BA2
每个bank大小是64M*8bit = 64MB
有8根数据线即基本存储单元是8bit
每个bank有64M个基本存储单元,总共有64M*8=512M个地址
从datasheet分析有16bit row地址和10bit column地址。但是芯片只提供了16根地址线，不够26根。
原因也是行地址线RA0-RA15和列地址线CA0-CA9地址线分时共用
所以只需要16根地址线就可以
每个bank总共有2^16* 2^10 = 64M个基本存储单元
然后每个基本单元的大小是8bit所以总大小是64M * 8bit*8 = 4Gbit
MT41J1G4 – 128 Meg x 4 x 8 banks
单个DDR3芯片内部有8个banks
每个bank大小是128M* 4bit = 64MB
有4根数据线即基本存储单元是4bit
每个bank有128M个基本存储单元,总共是128M*8=1G个的地址
从datasheet分析有16bit row地址和11bit column地址
由于行地址线RA0-RA15和列地址线CA0-CA9，CA11地址线分时共用
所以只需要16根地址线就可以
每个bank总共有2^16* 2^11 = 128M个基本存储单元
然后每个基本单元的大小是4bit所以总大小是128M *4bit*8 = 4Gbit
注意DDR3芯片的PAGESIZE = 2^column *
数据线位宽/8
MT41J1G4 – 128 Meg x 4 x 8 banks
PAGESIZE = 2^11 * 4/8 = 1KB
MT41J512M8 – 64 Meg x 8 x 8 banks
PAGESIZE = 2^10 * 8/8 = 1KB
MT41J256M16 – 32 Meg x 16 x 8 banks
PAGESIZE = 2^10 * 16/8 = 2KB
3 &DDR3控制器16bit/32bit概念
这儿所说的16bit/32bit指的是整个内存控制器以多长为单位进行存储，而不是单个DDR3芯片的基本存储单元
32bit表示内存控制器以32bit为单位访问内存，即给定一个内存地址。内存芯片会给内存控制器 32bit的数据到数据线上，当然该32bit数据可能不来自同一个DDR3芯片上，16bit与此类&#20284;
下面分析用两个16bit的DDR3内存如何拼成32bit的DDR3
第一片16bit DDR3的BA0,BA1,BA2连接CPU的BA0,
第二片16bit DDR3
的BA0,BA1,BA2连接CPU
的BA0, BA1, BA2
第一片16bit DDR3的A0~A13连接CPU的A0~A13
第二片16bit DDR3的A0~A13连接CPU的A0~A13
第一片16bit DDR3的D0~D15连接CPU的D0~D15
第二片16bit DDR3的D0~D15连接CPU的D16~D31
分析下该实例。
bank地址线是3bit所以单个16bit DDR3内部有8个bank.
行地址(row)A0~A13共14bit说明每个bank有2^14行
列地址(column)A0~A9共10bit说明每个bank有2^10列
每个bank大小是2^14 * 2^10 * 16 = 16M * 16bit = 32MB
每个bank有16M个基本存储单元,总共有16M*8=128M个地址
单个芯片总大小是 32MB * 8 = 256MB&&&&&&
从前面的连线可知两块16bit DDR3的BA0~BA2和D0~D14是并行连接到内存控制器，所以内存控制器认为只有一块内存，访问的时候按照BA0~BA2和A0~A13给出地址。两块16bit
DDR3都收到了该地址，给出的反应是要么将给定地址上的2个字节读到数据线上，要么是将数据线上的两个字节写入到指定的地址。
此时内存控制认为自己成功的访问的了一块32bit的内存，
所以内存控制器每给出一个地址，将访问4个字节的数据，读取/写入。这4字节数据对应到内存控制器的D0~D31，又分别被连接到两片DDR3芯片的D0~D15，这样32bit就被拆成了两个16bit分别去访问单个DDR3芯片的基本存储单元。
注意：尽管DDR3芯片识别的地址只有<span style="color:#8M个，但由于内存控制器每访问一个内存地址，将访问<span style="color:#个字节数据，所以对于内存控制器来说，能访问的内存大小仍是<span style="color:#2M，只不过在内存控制器将地址传给DDR3芯片时，低两位被忽略，也就是说DDR3芯片识别的地址只有<span style="color:#8M个。
比如内存控制器访问地址<span style="color:#x，<span style="color:#x，<span style="color:#x，<span style="color:#x，但对DDR3来说，都是访问地址<span style="color:#x。
4 内存映射的概念
上文中的内存寻址主要讲的是内存控制器如何去访问DDR3芯片基本存储单元
本文中的内存映射主要讲的是如何将内存控制器管理的DDR3芯片地址空间映射到SOC芯片为DDR3预留的地址范围。比如基于ARM的SOC芯片，DDR3的预留地址一般都是0x，如果没有使用内存映射，SOC去访问0x地址时会造成整个系统崩溃，因为访问的地址并不存在实际的内存
DDR3控制器有两种映射模式：非交织映射和交织映射(interlave).
交织映射，即双通道内存技术，当访问在控制器A上进行时，控制器B为下一次访问做准备，数据访问在两个控制器上交替进行，从而提高DDR吞吐率。支持128byte,256byte,512byte的交织模式。如果要使用交织模式，要保证有两个内存控制器以及两个内存控制器有对称的物理内存(即两块内存大小一致；在各自的控制器上的地址映射一致)
非交织映射，即两个内存控制器的内存映射在各自的映射范围内线性递增。对于只存在1个内存控制器或者只使用1个内存控制器时则只能使用非交织的线性映射模式。
5 内存映射具体介绍
下面以DM385和DM8168来介绍内存映射
DM385有1个DDR控制器EMIF0支持JEDEC标准的DDR2,DDR3芯片.
当然DM385只能使用非交织映射模式
数据总线支持16bit和32bit.
DM385有4个内存映射寄存器,所以最多可以映射4段地址空间
DMM_LISA_MAP__0, DMM_LISA_MAP__1,
DMM_LISA_MAP__2, DMM_LISA_MAP__3
下图是该寄存器的具体介绍
SYS_ADDR: &映射到SOC系统上的物理地址,
比如需要映射到0x8000000则SYS_ADDR = 80
SYS_SIZE:& &映射的内存大小,讲的是主要给系统映射了多大的内存
SDRC_INTL: 是否使用交织模式，以及使用何种交织模式映射
SDRC_MAP: 交织映射则为3，否则为1或者2
SDRC_ADDR:内存控制器的高位地址即没有映射前他的内存地址
&&&&&&&&&& 一般都是从0x开始
下面是我们DM385板卡的内存映射
#define DDR3_DMM_LISA_MAP__0& 0x00
#define DDR3_DMM_LISA_MAP__1& 0x00
#define DDR3_DMM_LISA_MAP__3& 0x
#define DDR3_DMM_LISA_MAP__4& 0xB0400110
使用了两个映射寄存器，所以主要映射了两段地址空间
&&&&&&&&&&&
从上图可以看出来
第一段映射是将EMIF0的0x映射到SOC系统地址0x8000000上，映射长度为256MB
第二段映射是将EMIF0的0x映射到SOC系统地址0xB000000上，映射长度为256MB
下图是访问模式，线性访问物理地址
由于DM385只有一个内存控制器EMIF0所以只能非交织映射
当然对于上述映射方式可以变为如下映射
#define DDR3_DMM_LISA_MAP__0& 0x00
#define DDR3_DMM_LISA_MAP__1& 0x00
#define DDR3_DMM_LISA_MAP__3& 0x00
#define DDR3_DMM_LISA_MAP__4& 0x
将EMIF0的0x映射到SOC系统地址0x,映射长度是512MB
6 DM8168内存映射
2个DDR控制器EMIF0和EMIF1,支持JEDEC标准的DDR2,DDR3芯片
DM8168支持非交织模式映射和交织模式映射
数据总线支持16bit和32bit.
DM8168有4个内存映射寄存器,所以最多可以映射4段地址空间
下面是我们DM8168板卡的内存映射
#define DDR3_DMM_LISA_MAP__0& 0x00
#define DDR3_DMM_LISA_MAP__1& 0x00
#define DDR3_DMM_LISA_MAP__3& 0x
#define DDR3_DMM_LISA_MAP__4& 0xC0640320
使用了两个映射寄存器，所以主要映射了两段地址空间
从上图可知
第一段映射是将EMIF0和EMIF1的0x0000000交织映射到SOC系统的0x，对于系统来说了总共映射了1GB的大小，从EMIF0映射了512MB,EMIF1映射了512MB
第二段映射是将EMIF0和EMIF1的0x2000000交织映射到SOC系统的0xC0000000，对于系统来说了总共映射了1GB的大小，从EMIF0映射了512MB,EMIF1映射了512MB
下图是访问模式，交织访问物理地址,128字节交替映射，在交织访问模式下，系统送出的物理地址在两个内存控制器上交替访问
当然也可以使用如下非交织映射
#define DDR3_DMM_LISA_MAP__0& 0x00
#define DDR3_DMM_LISA_MAP__1& 0x00
#define DDR3_DMM_LISA_MAP__3& 0x
#define DDR3_DMM_LISA_MAP__4& 0xC0600200
将EMIF0的0x映射到SOC系统地址0x,映射长度是1GB
将EMIF1的0x映射到SOC系统地址0xC0000000,映射长度是1GB
使用下图的线性访问模式
7&DDR3引脚描述
4bit和8bit位宽芯片一般采用78球FBGA封装
16bit位宽芯片一般采用96球FBGA封装
下列信号方向都是针对DDR3芯片来说的
A0-A9,A10/AP,A11,A12/BC#,A13,A14&&
地址输入信号，行地址线和列地址线分时使用
A10/AP 表示PRECHARGE命令期间对某个bank预充电auto-precharge
A10为低则有BA[0,2]来决定哪个bank进行auto-precharge，A10为高电平表示对所有bank进行auto-precharge
BA0,BA1,BA2&&&&&&&&&&&&&&&&&&&&&&
bank地址输入信号，三个bank地址线表明该DDR3内部有8个bank
LOAD MODE命令期间定义DDR3芯片使用哪个模式(MR0,MR1,MR2)
CK,CK#&&&&&&&&&&&&&&&&&&&&&&&&&&&
差分时钟输入，所有控制和地址输入信号在CK上升沿和CK#的下降沿交叉处被采样，输出数据选通(DQS,DQS#)参考CK和CK#的交叉点
CKE&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&
时钟使能信号，高电平有效，CKE为低电平时提供PRECHARGE POWN-DOWN和SELF REFRESH操作(对所有bank里行有效)
CS#&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&
片选使能信号当CS#为高的时候，所有的命令被屏蔽，CS#提供了多RANK系统的RANK选择功能，CS#是命令代码的一部分
DM(mask)&&
&&&&&&&&&&&&&&&&&&&&&&&&input
数据输入屏蔽，每8bit数据对应一个DM信号，在写期间，当伴随输入数据的DM信号被采样为高的时候，这8bit的输入数据视为无效。
DM信号相当于就是掩码控制位，该信号在读操作时没有用：比如在读32bit数据，但只需要8bit数据,在软件里将高24bit置0就行，有没有DM信号都关系不大，但执行写操作时，如果没有DM信号，可能程序只需要写8bit数据，但是物理连接是32bit到DDR3，只要WR信号有效，32bit数据就全部写到DDR3里边去了，高24bit数据就被覆盖了，有了DM信号它对应的8bit数据就会被忽略，这样就不会覆盖其他数据了
对于4bit位宽DDR3,两个芯片共用一个DM信号，对于8bit位宽DDR3芯片一个芯片占用一个DM信号，对于16bit位宽DDR3芯片则需要2个DM信号
虽然DM仅作为输入脚，但是，DM负载被设计成与DQ和DQS脚负载相匹配。DM的参考是VREFCA。DM可选作为TDQS
ODT&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&
片上终端使能。ODT使能（高）和禁止（低）片内终端电阻。在正常操作使能的时候，ODT仅对下面的管脚有效：DQ[15:0],DQS,DQS#和DM。如果通过LOAD
MODE命令禁止，ODT输入被忽略
RAS#,CAS#,WE#&&&&&&&&&&&&&&&&&&&&&&&
命令输入，这三个信号，连同CS#用来定义一个命令
RESET#&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&
复位，低有效，参考是VSS
DQ0-DQ7/ DQ0-DQ15&&&&&&&&&&&&&&&&&&
数据输入/输出。双向数据
DQS,DQS#&&&&&&&&&&&&&&&&&&&&&&&&&&&&
数据选通。读时是输出，边缘与读出的数据对齐。写时是输入，中心与写数据对齐。
DQS是DDR中的重要功能，它的功能主要用来在一个时钟周期内准确的区分出每个传输周期，并便于接收方准确接收数据。每8bit数据都有一个DQS信号线，它是双向的，在写入时它用来传送由内存控制器发来的DQS信号，读取时，则由芯片生成DQS向内存控制器发送。完全可以说，它就是数据的同步信号。&
在读取时，DQS与数据信号同时生成（也是在CK与CK#的交叉点）。而DDR内存中的CL也就是从CAS发出到DQS生成的间隔，DQS生成时，芯片内部的预取已经完毕了，由于预取的原因，实际的数据传出可能会提前于DQS发生（数据提前于DQS传出）。
DQS在读取时与数据同步传输
而在接收方，一切必须保证同步接收，不能有偏差。这样在写入时，芯片不再自己生成DQS，而以发送方传来的DQS为基准，并相应延后一定的时间，在DQS的中部为数据周期的选取分割点（在读取时分割点就是上下沿），从这里分隔开两个传输周期。这样做的好处是，由于各数据信号都会有一个逻辑电平保持周期，即使发送时不同步，在DQS上下沿时都处于保持周期中，此时数据接收触发的准确性无疑是最高的。&
TDQS,TDQS#&&&&&&&&&&&&&&&&&&&&&&&&&&
终端数据选通。当TDQS使能时，DM禁止，TDQS和TDDS提供终端电阻。
电源电压，1.5V&#43;/-0.075V
DQ电源，1.5V&#43;/-0.075V。为了降低噪声，在芯片上进行了隔离
数据的参考电压。VREFDQ在所有时刻（除了自刷新）都必须保持规定的电压
DQ地，为了降低噪声，在芯片上进行了隔离
输出驱动校准的外部参考。这个脚应该连接240ohm电阻到VSSQ
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