基于FPGA的可显示数字时钟设计思蕗为自底向上，包括三个子模块：时钟模块进制转换模块，led显示模块所用到的FPGA晶振频率为50Mhz，首先利用它得到1hz的时钟然后然后得到时钟模块把时钟模块输出的时、分、秒输入到进制转换模块后得到十进制的值再输入到led显示模块，该工程已经在FPGA开发板上亲测可用

       下图为模块示意图（实际工程中并没有采用原理图的输入方法，这里仅作示意）

     bin_dec1： 进制转换模块，设计思路完全按照之前的博文《》代码稍莋修改，去掉两个用不到的输出

8bit位宽的输入待转换二进制数 

 hun： 十进制数的百位，这里用不到所以空置了