华中科技大学硕士学位论文 摘 要 作为CNC系统的发展方向之一，开放式CNC系统的研究与开发是为了满 足豌代制造自动化的需求并适应了控制系统向智能化、网络化、分散化發展 ，的趋势 V 在综合分析开放式CNC系统的研究现状和发展动态的基础上刀本文结合我 国数控技术发展的实际情况，研究了开放式CNC系统的体系结构提出了将 CNC系统分为设备层、功能层和应用层，首先实现这三个层次间的开放式接口 再逐步实现“全开放”CNC系统的技术方案。 基於上述观点本文提出基于现场总线技术和OPC技术的CNC系统开放 式接口，使得CNC系统既能具有硬件设备无关性可以集成不同厂商的底层设 备：哃时又能实现与CAD／C删／CAPP系统的信息集成。 在当前各种主流现场总线中PROFIBUS现场总线在制造自动化系统中具有 较大的优势和发展前景。本文介紹了PROFIBUS现场总线的体系结构和 的配置实例讨论了一个PROFIBUS～DP智能从站设备的开发。 接着本文介绍了OPC技术的发展和技术特点，提出了基于OPC技术嘚 CNC系统软件结构讨论了如何开发CNC系统的OPC设备接口程序和 的无缝连接。 ／ 、 (本文最后总结了所傲的工作并展望了下一步的研究工作。士

一、 如何选择PCB板材 越来越多家為了提升核心竞争力。

选择PCB板材必须在满足设计需求和可量产性及成本中间取得平衡点设计需求包含电气和机构这两部分。通常在设计非常高速的PCB板子(大于GHz的频率)时这材质问题会比较重要例如，现在常用的FR-四材质在几个GHz的频率时的介质损(dielectric loss)会对衰减有很大的影响，可能僦不合用就电气而言，要注意介电常数(dielectric constant)和介质损在所设计的频率是否合用 将橡胶块一压。 对比常规线路板产品特点高层线路板具有板件更厚、层数更多、线路和过孔更密集、单元尺寸更大、介质层更薄等特，内层空间、层间对准度、阻抗控制以及可靠要求更为严格

楿关标签：PCB线路板,PCB电路板,电路板家 二、如何避免高频干扰？ 掌握产业核心技术

避免高频干扰的基本思路是尽量降低高频电磁场的干扰，吔就是所谓的串扰(Crosstalk)可用拉大高速和模拟之间的距离，或加ground guard/shunt traces在模拟旁边还要注意数字地对模拟地的噪声干扰。 产量占据全球一半在这樣的发展机遇面前。

三、在高速设计中如何解决的完整性问题？ 相关标签：中信华,电路吧,线路板 后想告诉大家中信华是一家专业定制苼产

完整性基本上是阻抗匹配的问题。而影响阻抗匹配的因素有源的架构和输出阻抗(output impedance)走线的特性阻抗，负载端的特性走线的拓朴(topology)架构等。解决的方式是靠端接(termination)与调整走线的拓朴 起到核心作用。在PCB的一系列生产流程中本文网址：:news

四、差分布线方式是如何实现的？ 仪器儀表（）首先，仔细观察故障电路板的表面有无明显的故障痕迹如：有无烧焦烧裂的集成IC或其它元件，线路板是否有断线开裂的痕迹

差分对的布线有两点要注意，一是两条线的长度要尽量一样长另一是两线的间距(此间距由差分阻抗决定)要一直保持不变，也就是要保歭平行平行的方式有两种，一为两条线走在同一走线层(side-by-side)一为两条线走在上下相邻两层(over-under)。一般以前者side-by-side实现的方式较多 主要原因是主轴夾咀被磨损。.洗板水用量适量脏污后应及时更换。（以不影响清洗效果为原则）

五、对于只有一个输出端的时钟线如何实现差分布线？ 铝基板,高频板,PCB电路板相关标签：线路板,电路板家,中信华

要用差分布线一定是源和接收端也都是差分才有意义。所以对只有一个输出端嘚时钟是无法使用差分布线的 在零件布局的过程之中将强弱电分开、数字和模拟器线路分开并且在各个电路的滤波网络就近连接。 年代爱斯勒又一次被利用了，这次是在英国研究与发展工作期间该组织基本上是泄露了爱斯勒的美国专利。但是他继续实验和发明他又想出了电池箔，加热墙纸比萨饼烤箱，混凝土模具后车窗除霜等等的主意。他在医学领域取得了成功于年去世，一生具有几十个专利他刚刚获得了电气工程师协会的纳菲尔德银质奖章。

六、接收端差分线对之间可否加一匹配电阻 这样便能提高pcb多层线路板的抗干扰能力。 、进行布线的优化 pcb多层线路板在使用不合理的布线会造成线之间的交互干扰本文网址：:news

接收端差分线对间的匹配电阻通常会加, 其徝应等于差分阻抗的值。这样品质会好些 本文网址：:news

七、为何差分对的布线要靠近且平行？ 下面我们就一起谈论一下PCB板价格的组成因素、PCB板所用材料不同造成价格的多样普通双面板为例。

对差分对的布线方式应该要适当的靠近且平行所谓适当的靠近是因为这间距会影響到差分阻抗(differential impedance)的值, 此值是设计差分对的重要参数。需要平行也是因为要保持差分阻抗的一致性若两线忽远忽近, 差分阻抗就会不一致, 就会影响完整性(signal integrity)及延迟(timing delay)。 那你们是否想知道在哪里可以采购

八、如何处理实际布线中的一些理论冲突的问题 这也是PCB行业的对水的需求量较大囿关。

一. 基本上, 将模/数地分割隔离是对的 要注意的是走线尽量不要跨过有分割的地方(moat), 还有不要让电源和的回流电流路径(returning current path)变太大。 二. 晶振昰模拟的正反馈振荡电路, 要有稳定的振荡, 必须满足loop gain与phase的规范, 而这模拟的振荡规范很容易受到干扰, 即使加ground guard traces可能也无法完全隔离干扰 而且离嘚太远, 地平面上的噪声也会影响正反馈振荡电路。 所以, 一定要将晶振和芯片的距离进可能靠近 三. 确实高速布线与EMI的要求有很多冲突。 但基本原则是因EMI所加的电阻电容或ferrite bead, 不能造成的一些电气特性不符合规范 所以, 好先用安排走线和PCB叠层的技巧来解决或减少EMI的问题, 如高速走内層。 后才用电阻电容或ferrite bead的方式, 以降低对的伤害 就要考虑好地线电流的影响。

九、如何解决高速的手工布线和自动布线之间的矛盾 过孔僦做好了。之后的制作工艺和单层板几乎一样双面板的结构：双面板的两面都有焊盘。

现在较强的布线软件的自动布线器大部分都有设萣约束条件来控制绕线方式及过孔数目 各家EDA公司的绕线引擎能力和约束条件的设定项目有时相差甚远。 例如, 是否有足够的约束条件控制蛇行线(serpentine)蜿蜒的方式, 能否控制差分对的走线间距等 这会影响到自动布线出来的走线方式是否能符合设计者的想法。 另外, 手动调整布线的难噫也与绕线引擎的能力有绝对的关系 例如, 走线的推挤能力, 过孔的推挤能力, 甚至走线对敷铜的推挤能力等等。 所以, 选择一个绕线引擎能力強的布线器, 才是解决之道 应用还需要一定的时日。LED封装器件的某条散热途径是从LED芯片到键合层到内部热沉到散热基板后到外部环境

一、关于test coupon。 也有的表贴的没有加网格

test coupon是用来以TDR (Time Domain Reflectometer) 测量所生产的PCB板的特性阻抗是否满足设计需求。 一般要控制的阻抗有单根线和差分对两种情況 所以， test coupon上的走线线宽和线距(有差分对时)要与所要控制的线一样 重要的是测量时接地点的位置。 为了减少接地引线(ground lead)的电感值 TDR探棒(probe)接哋的地方通常非常接近量的地方(probe tip)， 所以 test coupon上量测的点跟接地点的距离和方式要符合所用的探棒。 以增强散热效果当发热器件量较多时(多於个)。

一一、在高速PCB设计中层的空白区域可以敷铜，而多个层的敷铜在接地和接电源上应如何分配 BGA的板子。

一般在空白区域的敷铜绝夶部分情况是接地 只是在高速线旁敷铜时要注意敷铜与线的距离， 因为所敷的铜会降低一点走线的特性阻抗 也要注意不要影响到它层嘚特性阻抗， 例如在dual stripline的结构时 可以较顺利地识读全部电路图。看图的具体方法步骤

一二、是否可以把电源平面上面的线使用微带线模型计算特性阻抗？电源和地平面之间的是否可以使用带状线模型计算 可以归纳三句话、三个步骤：入手。

是的 在计算特性阻抗时电源岼面跟地平面都必须视为参考平面。 例如四层板: 顶层-电源层-地层-底层 这时顶层走线特性阻抗的模型是以电源平面为参考平面的微带线模型。 因图制宜地看图看集成电路图时。

一三、在高密度印制板上通过软件自动产生测试点一般情况下能满足大批量生产的测试要求吗

┅般软件自动产生测试点是否满足测试需求必须看对加测试点的规范是否符合测试机具的要求。另外如果走线太密且加测试点的规范比較严，则有可能没办法自动对每段线都加上测试点当然，需要手动补齐所要测试的地方

一四、添加测试点会不会影响高速的质量？

至於会不会影响质量就要看加测试点的方式和到底多快而定基本上外加的测试点(不用既有的穿孔(via or DIP pin)当测试点)可能加在或是从拉一小段线出来。前者相当于是加上一个很小的电容在后者则是多了一段分支。这两个情况都会对高速多多少少会有点影响影响的程度就跟的频率速喥和缘变化率(edge rate)有关。影响大小可透过仿真得知原则上测试点越小越好(当然还要满足测试机具的要求)分支越短越好。

一五、若干PCB组成系统各板之间的地线应如何连接？

各个PCB板子相互连接之间的或电源在动作时例如A板子有电源或送到B板子，一定会有等量的电流从地层流回箌A板子 (此为Kirchoff current law)这地层上的电流会找阻抗小的地方流回去。所以在各个不管是电源或相互连接的接口处，分配给地层的管脚数不能太少鉯降低阻抗，这样可以降低地层上的噪声另外，也可以分析整个电流环路尤其是电流较大的部分，调整地层或地线的接法来控制电鋶的走法(例如，在某处制造低阻抗让大部分的电流从这个地方走)，降低对其它较敏感的影响

一六、能介绍一些国外关于高速PCB设计的技術书籍和资料吗？

现在高速数字电路的应用有通信网路和计算机等相关领域在通信网路方面，PCB板的工作频率已达GHz上下迭层数就我所知囿到四层之多。计算机相关应用也因为芯片的进步无论是一般的PC或服务器(Server)，板子上的高工作频率也已经达到四MHz (如Rambus) 以上因应这高速高密喥走线需求，盲埋孔(blind/buried vias)、mircrovias及build-up制程工艺的需求也渐渐越来越多 这些设计需求都有厂商可大量生产。

一七、两个常被参考的特性阻抗公式：

Z=[六/sqrt(Er)]ln{㈣H/[.六七π(T+.八W)]} 其中H为两参考平面的距离，并且走线位于两参考平面的中间此公式必须在W/H<.三五及T/H<.二五的情况才能应用。

一八、差分线中间鈳否加地线

差分中间一般是不能加地线。因为差分的应用原理重要的一点便是利用差分间相互耦合(coupling)所带来的好处如flux cancellation，抗噪声(noise immunity)能力等若在中间加地线，便会破坏耦合效应

一九、刚柔板设计是否需要专用设计软件与规范？国内何处可以承接该类电路板加工

可以用一般設计PCB的软件来设计柔性电路板(Flexible Printed Circuit)。一样用Gerber格式给FPC厂商生产由于制造的工艺和一般PCB不同，各个厂商会依据他们的制造能力会对小线宽、小线距、小孔径(via)有其限制除此之外，可在柔性电路板的转折处铺些铜皮加以补强至于生产的厂商可上网“FPC”当关键词查询应该可以找到。

②、适当选择PCB与外壳接地的点的原则是什么

选择PCB与外壳接地点选择的原则是利用chassis ground提供低阻抗的路径给回流电流(returning current)及控制此回流电流的路径。例如通常在高频器件或时钟产生器附近可以借固定用的螺丝将PCB的地层与chassis ground做连接，以尽量缩小整个电流回路面积也就减少电磁辐射。

②一、电路板DEBUG应从那几个方面着手

就数字电路而言，首先先依序确定三件事情： 一. 确认所有电源值的大小均达到设计所需有些多重电源的系统可能会要求某些电源之间起来的顺序与快慢有某种规范。 二. 确认所有时钟频率都工作正常且边缘上没有非单调(non-monotonic)的问题三. 确认reset是否达到规范要求。 这些都正常的话芯片应该要发出个周期(cycle)的。接下来依照系统运作原理与bus

二二、在电路板尺寸固定的情况下如果设计Φ需要容纳更多的功能，就往往需要提高PCB的走线密度但是这样有可能导致走线的相互干扰增强，同时走线过细也使阻抗无法降低请专镓介绍在高速（>一MHz）高密度PCB设计中的技巧?

在设计高速高密度PCB时，串扰(crosstalk interference)确实是要特别注意的因为它对时序(timing)与完整性(signal integrity)有很大的影响。以下提供几个注意的地方： 一.控制走线特性阻抗的连续与匹配 二.走线间距的大小。一般常看到的间距为两倍线宽可以透过仿真来知道走线间距对时序及完整性的影响，找出可容的小间距不同芯片的结果可能不同。 三.选择适当的端接方式 四.避免上下相邻两层的走线方向相同，甚至有走线正好上下重迭在一起因为这种串扰比同层相邻走线的情形还大。 五.利用盲埋孔(blind/buried via)来增加走线面积但是PCB板的制作成本会增加。 在实际执行时确实很难达到完全平行与等长不过还是要尽量做到。除此以外可以预留差分端接和共模端接，以缓和对时序与完整性嘚影响

二三、模拟电源处的滤波经常是用LC电路。但是为什么有时LC比RC滤波效果差

LC与RC滤波效果的比较必须考虑所要滤掉的频带与电感值的選择是否恰当。 因为电感的感抗(reactance)大小与电感值和频率有关如果电源的噪声频率较低，而电感值又不够大这时滤波效果可能不如RC。但是使用RC滤波要付出的代价是电阻本身会耗能，效率较差且要注意所选电阻能承受的功率。

二四、滤波时选用电感电容值的方法是什么？

电感值的选用除了考虑所想滤掉的噪声频率外还要考虑瞬时电流的反应能力。如果LC的输出端会有机会需要瞬间输出大电流则电感值呔大会阻碍此大电流流经此电感的速度，增加纹波噪声(ripple noise) 电容值则和所能容的纹波噪声规范值的大小有关。纹波噪声值要求越小电容值會较大。而电容的ESR/ESL也会有影响 另外，如果这LC是放在开关式电源(switching regulation

二五、如何尽可能的达到EMC要求又不致造成太大的成本压力？

PCB板上会因EMC而增加的成本通常是因增加地层数目以增强屏蔽效应及增加了ferrite bead、choke等抑制高频谐波器件的缘故除此之外，通常还是需搭配其它机构上的屏蔽結构才能使整个系统通过EMC的要求以下仅就PCB板的设计技巧提供几个降低电路产生的电磁辐射效应。 一、尽可能选用斜率(slew rate)较慢的器件以降低所产生的高频成分。 二、注意高频器件摆放的位置不要太靠近对外的连接器。 三、注意高速的阻抗匹配走线层及其回流电流路径(return current path)， 鉯减少高频的反射与辐射 四、在各器件的电源管脚放置足够与适当的去耦合电容以缓和电源层和地层上的噪声。特别注意电容的频率响應与温度的特性是否符合设计所需 五、对外的连接器附近的地可与地层做适当分割，并将连接器的地就近接到chassis ground 六、可适当运用ground guard/shunt traces在一些特别高速的旁。但要注意guard/shunt traces对走线特性阻抗的影响 七、电源层比地层内缩二H，H为电源层与地层之间的距离

二六、当一块PCB板中有多个数/模功能块时，常规做法是要将数/模地分开原因何在？

将数/模地分开的原因是因为数字电路在高低电位切换时会在电源和地产生噪声噪声嘚大小跟的速度及电流大小有关。如果地平面上不分割且由数字区域电路所产生的噪声较大而模拟区域的电路又非常接近则即使数模不茭叉， 模拟的依然会被地噪声干扰也就是说数模地不分割的方式只能在模拟电路区域距产生大噪声的数字电路区域较远时使用。

二七、叧一种作法是在确保数/模分开布局且数/模走线相互不交叉的情况下，整个PCB板地不做分割数/模地都连到这个地平面上。道理何在

数模赱线不能交叉的要求是因为速度稍快的数字其返回电流路径(return current path)会尽量沿着走线的下方附近的地流回数字的源头，若数模走线交叉则返回电鋶所产生的噪声便会出现在模拟电路区域内。

二八、在高速PCB设计原理图设计时如何考虑阻抗匹配问题？

在设计高速PCB电路时阻抗匹配是設计的要素之一。而阻抗值跟走线方式有绝对的关系 例如是走在表面层(microstrip)或内层(stripline/double stripline)，与参考层(电源层或地层)的距离走线宽度，PCB材质等均会影响走线的特性阻抗值也就是说要在布线后才能确定阻抗值。一般仿真软件会因线路模型或所使用的数学算法的限制而无法考虑到一些阻抗不连续的布线情况这时候在原理图上只能预留一些terminators(端接)，如串联电阻等来缓和走线阻抗不连续的效应。真正根本解决问题的方法還是布线时尽量注意避免阻抗不连续的发生

二九、哪里能提供比较准确的IBIS模型库？

IBIS模型的准确性直接影响到仿真的结果基本上IBIS可看成昰实际芯片I/O buffer等效电路的电气特性资料，一般可由SPICE模型转换而得 (亦可采用测量 但限制较多)，而SPICE的资料与芯片制造有绝对的关系所以同样┅个器件不同芯片厂商提供，其SPICE的资料是不同的进而转换后的IBIS模型内之资料也会随之而异。也就是说如果用了A厂商的器件，只有他们囿能力提供他们器件准确模型资料因为没有其它人会比他们更清楚他们的器件是由何种工艺做出来的。如果厂商所提供的IBIS不准确 只能鈈断要求该厂商改进才是根本解决之道。

三、在高速PCB设计时设计者应该从那些方面去考虑EMC、EMI的规则呢？

一般EMI/EMC设计时需要同时考虑辐射(radiated)与傳导(conducted)两个方面. 前者归属于频率较高的部分(>三MHz)后者则是较低频的部分(<三MHz). 所以不能只注意高频而忽略低频的部分.一个好的EMI/EMC设计必须一开始布局時就要考虑到器件的位置, PCB迭层的安排, 重要联机的走法, 器件的选择等, 如果这些没有事前有较佳的安排, 事后解决则会事倍功半, 增加成本. 例如时鍾产生器的位置尽量不要靠近对外的连接器, 高速尽量走内层并注意特性阻抗匹配与参考层的连续以减少反射, 器件所推的之斜率(slew rate)尽量小以减低高频成分, 选择去耦合(decoupling/bypass)电容时注意其频率响应是否符合需求以降低电源层噪声. 另外, 注意高频电流之回流路径使其回路面积尽量小(也就是回蕗阻抗loop impedance尽量小)以减少辐射. 还可以用分割地层的方式以控制高频噪声的范围. 后, 适当的选择PCB与外壳的接地点(chassis ground)

三一、如何选择EDA工具？

目前的pcb设計软件中热分析都不是强项，所以并不建议选用其它的功能一.三.四可以选择PADS或Cadence性能价格比都不错。 PLD的设计的初学者可以采用PLD芯片厂家提供的集成环境在做到百万门以上的设计时可以选用单点工具。

三二、请推荐一种适合于高速处理和传输的EDA软件

常规的电路设计，INNOVEDA 的 PADS 僦非常不错且有配合用的仿真软件，而这类设计往往占据了七%的应用场合在做高速电路设计，模拟和数字混合电路采用Cadence的解决方案應该属于性能价格比较好的软件，当然Mentor的性能还是非常不错的特别是它的设计流程管理方面应该是为优秀的。（大唐技术专家 王升）

三彡、对PCB板各层含义的解释

layer, 那么它的pad就会只出现在顶层上

三四、二G以上高频PCB设计，走线,排版,应重点注意哪些方面

二G以上高频PCB属于射频电蕗设计，不在高速数字电路设计讨论范围内而射频电路的布局（layout)和布线（routing)应该和原理图一起考虑的，因为布局布线都会造成分布效应洏且，射频电路设计一些无源器件是通过参数化定义特殊形状铜箔实现，因此要求EDA工具能够提供参数化器件能够编辑特殊形状铜箔。Mentor公司的boardstation中有专门的RF设计模块能够满足这些要求。而且一般射频设计要求有专门射频电路分析工具，业界著名的是agilent的eesoft和Mentor的工具有很好嘚接口。

三五、二G以上高频PCB设计微带的设计应遵循哪些规则?

射频微带线设计，需要用三维场分析工具提取传输线参数所有的规则应该茬这个场提取工具中规定。

三六、对于全数字的PCB板上有一个八MHz的钟源。除了采用丝网（接地）外为了保证有足够的驱动能力，还应该采用什么样的电路进行保护

确保时钟的驱动能力，不应该通过保护实现一般采用时钟驱动芯片。一般担心时钟驱动能力是因为多个時钟负载造成。采用时钟驱动芯片将一个时钟变成几个，采用点到点的连接选择驱动芯片，除了保证与负载基本匹配沿满足要求（┅般时钟为沿有效），在计算系统时序时要算上时钟在驱动芯片内时延。

三七、如果用单独的时钟板一般采用什么样的接口，来保证時钟的传输受到的影响小

时钟越短，传输线效应越小采用单独的时钟板，会增加布线长度而且单板的接地供电也是问题。如果要长距离传输建议采用差分。LVDS可以满足驱动能力要求不过您的时钟不是太快，没有必要

三八、二七M,SDRAM时钟线（八M-九M），这些时钟线二三次諧波刚好在VHF波段从接收端高频窜入后干扰很大。除了缩短线长以外还有那些好办法？

如果是三次谐波大二次谐波小，可能因为占空仳为五%因为这种情况下，没有偶次谐波这时需要修改一下占空比。此外对于如果是单向的时钟，一般采用源端串联匹配这样可以抑制二次反射，但不会影响时钟沿速率源端匹配值，可以采用下图公式得到

三九、什么是走线的拓扑架构？

四、怎样调整走线的拓扑架构来提高的完整性

这种网络方向比较复杂，因为对单向双向，不同电平种类拓朴影响都不一样，很难说哪种拓朴对质量有利而苴作前仿真时，采用何种拓朴对工程师要求很高要求对电路原理，类型甚至布线难度等都要了解。

四一、怎样通过安排迭层来减少EMI问題

首先，EMI要从系统考虑单凭PCB无法解决问题。层叠对EMI来讲我认为主要是提供短回流路径，减小耦合面积抑制差模干扰。另外地层与電源层紧耦合适当比电源层外延，对抑制共模干扰有好处

一般铺铜有几个方面原因。１EMC.对于大面积的地或电源铺铜，会起到屏蔽作鼡有些特殊地，如PGND起到防护作用２，PCB工艺要求一般为了保证电镀效果，或者层压不变形对于布线较少的PCB板层铺铜。３完整性要求，给高频数字一个完整的回流路径并减少直流网络的布线。当然还有散热特殊器件安装要求铺铜等等原因。

四三、在一个系统中包含了dsp和pld，请问布线时要注意哪些问题呢

看你的速率和布线长度的比值。如果在传输的时延和变化沿可比的话就要考虑完整性问题。叧外对于多个DSP时钟，数据走线拓普也会影响质量和时序需要关注。

四四、除protel工具布线外还有其他好的工具吗？

四五、什么是“回流蕗径”

回流路径,即return current。高速数字在传输时的流向是从驱动器沿PCB传输线到负载，再由负载沿着地或电源通过短路径返回驱动器端这个在哋或电源上的返回就称回流路径。Dr.Johson在他的书中解释高频传输，实际上是对传输线与直流层之间包夹的介质电容充电的过程SI分析的就是這个围场的电磁特性，以及他们之间的耦合

四六、如何对接插件进行SI分析？

在IBIS三.二规范中有关于接插件模型的描述。一般使用EBD模型洳果是特殊板，如背板需要SPICE模型。也可以使用多板仿真软件（HYPERLYNX或IS_multiboard）建立多板系统时，输入接插件的分布参数一般从接插件手册中得箌。当然这种方式会不够精确但只要在可接受范围内即可。

四七、请问端接的方式有哪些

端接（terminal）,也称匹配。一般按照匹配位置分有源端匹配和终端匹配其中源端匹配一般为电阻串联匹配，终端匹配一般为并联匹配方式比较多，有电阻上拉电阻下拉，戴维南匹配AC匹配，肖特基二极管匹配

四八、采用端接（匹配）的方式是由什么因素决定的？

匹配采用方式一般由BUFFER特性拓普情况，电平种类和判決方式来决定也要考虑占空比，系统功耗等

四九、采用端接（匹配）的方式有什么规则？

数字电路关键的是时序问题加匹配的目的昰改善质量，在判决时刻得到可以确定的对于电平有效，在保证建立、保持的前提下质量稳定；对延有效，在保证延单调性前提下變化延速度满足要求。Mentor　ICX产品教材中有关于匹配的一些资料另外《High Speed Digital design a hand book of blackmagic》有一章专门对terminal的讲述，从电磁波原理上讲述匹配对完整性的作用鈳供参考。

五、能否利用器件的IBIS模型对器件的逻辑功能进行仿真如果不能，那么如何进行电路的板级和系统级仿真

IBIS模型是行为级模型，不能用于功能仿真功能仿真，需要用SPICE模型或者其他结构级模型。

二、 五一、在数字和模拟并存的系统中有二种处理方法，一个是數字地和模拟地分开比如在地层，数字地是地一块模拟地一块，单点用铜皮或FB磁珠连接而电源不分开；另一种是模拟电源和数字电源分开用FB连接，而地是统一地地请问李先生，这两种方法效果是否一样

应该说从原理上讲是一样的。因为电源和地对高频是等效的區分模拟和数字部分的目的是为了抗干扰，主要是数字电路对模拟电路的干扰但是，分割可能造成回流路径不完整影响数字的质量，影响系统EMC质量因此，无论分割哪个平面要看这样作，回流路径是否被****回流对正常工作干扰有多大。现在也有一些混合设计不分电源和地，在布局时按照数字部分、模拟部分分开布局布线，避免出现跨区

五二、安规问题：FCC、EMC的具体含义是什么？

差分有些也称差動，用两根完全一样极性相反的传输一路数据，依靠两根电平差进行判决为了保证两根完全一致，在布线时要保持并行线宽、线间距保持不变。

五四、PCB仿真软件有哪些

五五、PCB仿真软件是如何进行LAYOUT仿真的？

高速数字电路中为了提高质量，降低布线难度一般采用多層板，分配专门的电源层地层。

五六、在布局、布线中如何处理才能保证五M以上的稳定性

高速数字布线关键是减小传输线对质量的影響。因此一M以上的高速布局时要求走线尽量短。数字电路中高速是用上升延来界定的。而且不同种类的（如TTL,GTL,LVTTL），确保质量的方法不┅样

五七、室外单元的射频部分，中频部分乃至对室外单元进行监控的低频电路部分往往采用部署在同一PCB上，请问对这样的PCB在材质上囿何要求如何防止射频，中频乃至低频电路互相之间的干扰

混合电路设计是一个很大的问题。很难有一个完美的解决方案一般射频電路在系统中都作为一个的单板进行布局布线，甚至会有专门的屏蔽腔体而且射频电路一般为单面或双面板，电路较为简单所有这些嘟是为了减少对射频电路分布参数的影响，提高射频系统的一致性相对于一般的FR四材质，射频电路板倾向与采用高Q值的基材这种材料嘚介电常数比较小，传输线分布电容较小阻抗高，传输时延小在混合电路设计中，虽然射频数字电路做在同一块PCB上，但一般都分成射频电路区和数字电路区分别布局布线。之间用接地过孔带和屏蔽盒屏蔽

五八、对于射频部分，中频部分和低频电路部分部署在同一PCB仩mentor有什么解决方案？

Mentor的板级系统设计软件除了基本的电路设计功能外，还有专门的RF设计模块在RF原理图设计模块中，提供参数化的器件模型并且提供和EESOFT等射频电路分析仿真工具的双向接口；在RF LAYOUT模块中，提供专门用于射频电路布局布线的图案编辑功能也有和EESOFT等射频电蕗分析仿真工具的双向接口，对于分析仿真后的结果可以反标回原理图和PCB同时，利用Mentor软件的设计管理功能可以方便的实现设计复用，設计派生和协同设计。大大加速混合电路设计进程手机板是典型的混合电路设计，很多大型手机设计制造商都利用Mentor加安杰伦的eesoft作为设計平台

五九、mentor的产品结构如何？

六、Mentor的PCB设计软件对BGA、PGA、COB等封装是如何支持的

Mentor的autoactive RE由收购得来的veribest发展而来，是业界个无网格任意角度布線器。众所周知对于球栅阵列，COB器件无网格，任意角度布线器是解决布通率的关键在新的autoactive RE中，新增添了推挤过孔铜箔，REROUTE等功能使它应用更方便。另外他支持高速布线，包括有时延要求布线和差分对布线

六一、Mentor的PCB设计软件对差分线队的处理又如何？

Mentor软件在定义恏差分对属性后两根差分对可以一起走线，严格保证差分对线宽间距和长度差，遇到障碍可以自动分开在换层时可以选择过孔方式。

六二、在一块一二层PCb板上有三个电源层二.二v，三.三v,五v将三个电源各作在一层，地线该如何处理

一般说来，三个电源分别做在三层对质量比较好。因为不大可能出现跨平面层分割现象跨分割是影响质量很关键的一个因素，而仿真软件一般都忽略了它对于电源层囷地层，对高频来说都是等效的在实际中，除了考虑质量外电源平面耦合(利用相邻地平面降低电源平面交流阻抗)，层叠对称都是需偠考虑的因素。

六三、PCB在出厂时如何检查是否达到了设计工艺要求

很多PCB厂家在PCB加工完成出厂前，都要经过加电的网络通断测试以确保所有联线正确。同时越来越多的厂家也采用x光测试，检查蚀刻或层压时的一些故障对于贴片加工后的成品板，一般采用ICT测试检查这需要在PCB设计时添加ICT测试点。如果出现问题也可以通过一种特殊的X光检查设备排除是否加工原因造成故障。

、“机构的防护”是不是机壳嘚防护

是的。机壳要尽量严密少用或不用导电材料，尽可能接地

六五、在芯片选择的时候是否也需要考虑芯片本身的esd问题？

不论是雙层板还是多层板都应尽量****地的面积。在选择芯片时要考虑芯片本身的ESD特性这些在芯片说明中一般都有提到，而且即使不同厂家的同┅种芯片性能也会有所不同设计时多加注意，考虑的全面一点做出电路板的性能也会得到一定的保证。但ESD的问题仍然可能出现因此機构的防护对ESD的防护也是相当重要的。

六六、在做pcb板的时候为了减小干扰，地线是否应该构成闭和形式

在做PCB板的时候，一般来讲都要減小回路面积以便减少干扰，布地线的时候也不应布成闭合形式，而是布成树枝状较好还有就是要尽可能****地的面积。

六七、如果仿嫃器用一个电源pcb板用一个电源，这两个电源的地是否应该连在一起

如果可以采用分离电源当然较好，因为如此电源间不易产生干扰泹大部分设备是有具体要求的。既然仿真器和PCB板用的是两个电源按我的想法是不该将其共地的。

六八、一个电路由几块pcb板构成他们是否应该共地？

一个电路由几块PCB构成多半是要求共地的，因为在一个电路中用几个电源毕竟是不太实际的但如果你有具体的条件，可以鼡不同电源当然干扰会小些

六九、设计一个手持产品，带LCD外壳为金属。测试ESD时无法通过ICE-一-四-二的测试，CONTACT只能通过一一VAIR可以通过六V。ESD耦合测试时水平只能可以通过三V，垂直可以通过四V测试CPU主频为三三MHZ。有什么方法可以通过ESD测试

手持产品又是金属外壳，ESD的问题一萣比较明显LCD也恐怕会出现较多的不良现象。如果没办法改变现有的金属材质则建议在机构内部加上防电材料，加强PCB的地同时想办法讓LCD接地。当然如何操作要看具体情况。

七、设计一个含有DSPPLD的系统，该从那些方面考虑ESD

就一般的系统来讲，主要应考虑人体直接接触嘚部分在电路上以及机构上进行适当的保护。至于ESD会对系统造成多大的影响那还要依不同情况而定。干燥的环境下ESD现象会比较严重，较敏感精细的系统ESD的影响也会相对明显。虽然大的系统有时ESD影响并不明显但设计时还是要多加注意，尽量防患于未然

七一、PCB设计Φ，如何避免串扰

变化的（例如阶跃）沿传输线由A到B传播，传输线C-D上会产生耦合变化的一旦结束也就是恢复到稳定的直流电平时，耦匼也就不存在了因此串扰仅发生在跳变的过程当中，并且沿的变化（转换率）越快产生的串扰也就越大。空间中耦合的电磁场可以提取为无数耦合电容和耦合电感的其中由耦合电容产生的串扰在受害网络上可以分成前向串扰和反向串扰Sc，这个两个极性相同；由耦合电感产生的串扰也分成前向串扰和反向串扰SL这两个极性相反。耦合电感电容产生的前向串扰和反向串扰同时存在并且大小几乎相等，这樣在受害网络上的前向串扰由于极性相反，相互抵消反向串扰极性相同，叠加增强串扰分析的模式通常包括默认模式，三态模式和壞情况模式分析默认模式类似我们实际对串扰测试的方式，即侵害网络驱动器由翻转驱动受害网络驱动器保持初始状态（高电平或低電平），然后计算串扰值这种方式对于单向的串扰分析比较有效。三态模式是指侵害网络驱动器由翻转驱动受害的网络的三态终端置為高阻状态，来检测串扰大小这种方式对双向或复杂拓朴网络比较有效。坏情况分析是指将受害网络的驱动器保持初始状态仿真器计算所有默认侵害网络对每一个受害网络的串扰的总和。这种方式一般只对个别关键网络进行分析因为要计算的组合太多，仿真速度比较慢

七二、导带，即微带线的地平面的铺铜面积有规定吗

对于微波电路设计，地平面的面积对传输线的参数有影响具体算法比较复杂（请参阅安杰伦的EESOFT有关资料）。而一般PCB数字电路的传输线仿真计算而言地平面面积对传输线参数没有影响，或者说忽略影响

七三、在EMC測试中发现时钟的谐波超标十分严重，只是在电源引脚上连接去耦电容在PCB设计中需要注意哪些方面以抑止电磁辐射呢？

EMC的三要素为辐射源传播途径和受害体。传播途径分为空间辐射传播和电缆传导所以要抑制谐波，首先看看它传播的途径电源去耦是解决传导方式传播，此外必要的匹配和屏蔽也是需要的。

七四、采用四层板设计的产品中为什么有些是双面铺地的，有些不是

铺地的作用有几个方媔的考虑：一，屏蔽；二散热；三，加固；四PCB工艺加工需要。所以不管几层板铺地首先要看它的主要原因。 这里我们主要讨论高速問题所以主要说屏蔽作用。表面铺地对EMC有好处但是铺铜要尽量完整，避免出现孤岛一般如果表层器件布线较多， 很难保证铜箔完整还会带来内层跨分割问题。所以建议表层器件或走线多的板子不铺铜。

七五、对于一组总线（地址数据，命令）驱动多个（多达四五个）设备（FLASH,SDRAM,其他外设...）的情况，在PCB布线时采用那种方式？

布线拓扑对完整性的影响主要反映在各个节点上到达时刻不一致，反射哃样到达某节点的时刻不一致所以造成质量恶化。一般来讲星型拓扑结构，可以通过控制同样长的几个stub使传输和反射时延一致，达箌比较好的质量 在使用拓扑之间，要考虑到拓扑节点情况、实际工作原理和布线难度不同的buffer，对于的反射影响也不一致所以星型拓撲并不能很好解决上述数据地址总线连接到flash和sdram的时延，进而无法确保的质量；另一方面高速的一般在dsp和sdram之间通信，flash加载时的速率并不高所以在高速仿真时只要确保实际高速有效工作的节点处的波形，而无需关注flash处波形；星型拓扑比较菊花链等拓扑来讲布线难度较大，尤其大量数据地址都采用星型拓扑时附图是使用Hyperlynx仿真数据在DDR——DSP——FLASH拓扑连接，和DDR——FLASH——DSP连接时在一五MHz时的仿真波形 可以看到，第②种情形DSP处质量更好，而FLASH处波形较差而实际工作时DSP和DDR处的波形。

七六、频率三M以上的PCB布线时使用自动布线还是手动布线；布线的软件功能都一样吗？

是否高速是依据上升沿而不是绝对频率或速度自动或手动布线要看软件布线功能的支持，有些布线手工可能会优于自動布线但有些布线，例如查分布线总线时延补偿布线，自动布线的效果和效率会远高于手工布线一般 PCB基材主要由树脂和玻璃丝布混匼构成，由于比例不同介电常数和厚度都不同。一般树脂含量高的介电常数越小，可以更薄具体参数，可以向PCB生产厂家另外，随著新工艺出现还有一些特殊材质的PCB板提供给诸如超厚背板或低损耗射频板需要。

七七、在PCB设计中通常将地线又分为保护地和地；电源哋又分为数字地和模拟地，为什么要对地线进行划分

划分地的目的主要是出于EMC的考虑，担心数字部分电源和地上的噪声会对其他特别昰模拟通过传导途径有干扰。至于的和保护地的划分是因为EMC中ESD静放电的考虑，类似于我们生活中避雷针接地的作用无论怎样分，终的夶地只有一个只是噪声泻放途径不同而已。

七八、在布时钟时有必要两边加地线屏蔽吗？

是否加屏蔽地线要根据板上的串扰/EMI情况来决萣而且如对屏蔽地线的处理不好，有可能反而会使情况更糟

七九、布不同频率的时钟线时有什么相应的对策？

对时钟线的布线好是進行完整性分析，制定相应的布线规则并根据这些规则来进行布线。

八、PCB单层板手工布线时是放在顶层还是底层？

如果是顶层放器件底层布线。

八一、PCB单层板手工布线时跳线要如何表示？

跳线是PCB设计中特别的器件只有两个焊盘，距离可以定长的也可以是可变长喥的。手工布线时可根据需要添加板上会有直连线表示，料单中也会出现

过孔上的回流路径现在还没有一个明确的说法，一般认为回鋶会从周围近的接地或接电源的过孔处回流一般EDA工具在仿真时都把过孔当作一个固定集总参数的RLC网络处理，事实上是取一个坏情况的估計

八三、“进行完整性分析，制定相应的布线规则并根据这些规则来进行布线”，此句如何理解

前仿真分析，可以得到一系列实现唍整性的布局、布线策略通常这些策略会转化成一些物理规则，约束PCB的布局和布线通常的规则有拓扑规则，长度规则阻抗规则，并荇间距和并行长度规则等等PCB工具可以在这些约束下，完成布线当然，完成的效果如何还需要经过后仿真验证才知道。 此外Mentor提供的ICX支持互联综合，一边布线一边仿真，实现一次通过

八四、怎样选择PCB的软件？

选择PCB的软件根据自己的需求。市面提供的高级软件很多关键看看是否适合您设计能力，设计规模和设计约束的要求刀快了好上手，太快会伤手找个EDA厂商，请过去做个产品介绍大家坐下來聊聊，不管买不买都会有收获。

八五、关于碎铜、浮铜的概念该怎么理解呢

从PCB加工角度，一般将面积小于某个单位面积的铜箔叫碎銅这些太小面积的铜箔会在加工时，由于蚀刻误差导致问题从电气角度来讲，将没有合任何直流网络连结的铜箔叫浮铜浮铜会由于周围影响，产生天线效应浮铜可能会是碎铜，也可能是大面积的铜箔

八六、近端串扰和远端串扰与的频率和的上升是否有关系？是否會随着它们变化而变化如果有关系，能否有公式说明它们之间的关系

应该说侵害网络对受害网络造成的串扰与变化沿有关，变化越快引起的串扰越大，（V=L*di/dt）串扰对受害网络上数字的判决影响则与频率有关，频率越快影响越大。

八七、在PROTEL中如何画绑定IC

八八、用PROTEL绘淛原理图，制板时产生的网络表始终有错无法自动产生PCB板，原因是什么

可以根据原理图对生成的网络表进行手工编辑, 检查通过后即可洎动布线。用制板软件自动布局和布线的板面都不十分理想网络表错误可能是没有指定原理图中元件封装；也可能是布电路板的库中没囿包含指定原理图中全部元件封装。如果是单面板就不要用自动布线双面板就可以用自动布线。也可以对电源和重要的线手动其他的洎动。

、PCB与PCB的连接通常靠接插镀金或银的“手指”实现，如果“手指”与插座间接触不良怎么办

如果是清洁问题，可用专用的电器触點清洁剂清洗或用写字用的橡皮擦清洁PCB。还要考虑一、金手指是否太薄焊盘是否和插座不吻合；二、插座是否进了松香水或杂质；三、插座的质量是否可靠。

九、如何用powerPCB设定四层板的层

plane生成电源和地层是负片,并且不能在该层走线,而split/mixed生成的是正片,而且该层可以作为电源戓地,也可以在该层走线(部推荐在电源层和地层走线,因为这样会破坏该层的完整性, 可能造成EMI的问题) 。将电源网络(如三.三V,五V等)在二层的assign中由左邊列表添加到右边列表,这样就完成了层定义

九一、PCB中各层的含义是什么

Mechanical 机械层：定义整个PCB板的外观，即整个PCB板的外形结构Keepoutlayer 禁止布线层：定义在布电气特性的铜一侧的边界。也就是说先定义了禁止布线层后在以后的布过程中，所布的具有电气特性的线不可以超出禁止布線层的边界Topoverlay 顶层丝印层 & Bottomoverlay

九二、在高速PCB中，VIA可以减少很大的回流路径但有的又说情愿弯一下也不要打VIA，应该如何取舍

分析RF电路的回流蕗径，与高速数字电路中回流还不太一样首先，二者有共同点都是分布参数电路，都是应用maxwell方程计算电路的特性 然而，射频电路是模拟电路有电路中电压V＝V（t），电流I=I(t)两个变量都需要进行控制而数字电路只关注电压的变化V＝V（t）。因此在RF布线中，除了考虑回流外还需要考虑布线对电流的影响。即打弯布线和过孔对电流有没有影响 此外，大多数RF板都是单面或双面PCB并没有完整的平面层，回流蕗径分布在周围各个地和电源上仿真时需要使用三D场提取工具分析，这时候打弯布线和过孔的回流需要具体分析；高速数字电路分析一般只处理有完整平面层的多层PCB使用二D场提取分析，只考虑在相邻平面的回流过孔只作为一个集总参数的R－L－C处理。

九三、在设计PCB板时有如下两个叠层方案： 叠层一 》 》地 》 》电源＋一.五V 》 》电源＋二.五V 》 》电源＋一.二五V 》电源＋一.二V 》 》电源＋三.三V 》 》电源＋一.八V 》 》地 》 叠层二 》 》地 》 》电源＋一.五V 》 》地 》 》电源＋一.二五V +一.八V 》电源＋二.五V +一.二V 》 》地 》 》电源＋三.三V 》 》地 》 哪一种叠层顺序比较優选？对于叠层二中间的两个分割电源层是否会对相邻的层产生影响？这两个层已经有地平面给作为回流路径

应该说两种层叠各有好處。种保证了平面层的完整第二种增加了地层数目，有效降低了电源平面的阻抗对抑制系统EMI有好处。 理论上讲电源平面和地平面对於交流是等效的。但实际上地平面具有比电源平面更好的交流阻抗，优选地平面作为回流平面但是由于层叠厚度因素的影响，例如和電源层间介质厚度小于与地之间的介质厚度第二种层叠中跨分割的同样在电源分隔处存在回流不完整的问题。

九四、当跨电源分割时昰否表示对该而言，该电源平面的交流阻抗大此时，如果该层还有地平面与其相邻即使和电源层间介质厚度小于与地之间的介质厚度，是否也会选择地平面作为回流路径

没错，这种说法是对的根据阻抗计算公式，Z=squa（L/C）, 在分隔处C变小，Z****当然此处，还与地层相邻C仳较大，Z较小优先从完整的地平面上回流。但是不可避免会在分隔处产生阻抗不连续。

九五、在使用protel 九九se软件设计处理器的是C五一,晶振一二MHZ 系统中还有一个四KHZ的超声波和八hz的音频，此时如何设计PCB才能提供高抗干扰能力?对于C五一等单片机而言,多大的的时候能够影响C五一嘚正常工作?除了拉大两者之间的距离之外,还有没有其他的技巧来提高系统抗干扰的能力?

PCB设计提供高抗干扰能力当然需要尽量降低干扰源嘚变化沿速率，具体多高频率的要看干扰是那种电平，PCB布线多长除了拉开间距外，通过匹配或拓扑解决干扰的反射过冲等问题，也鈳以有效降低干扰

九六、请问焊盘对高速有什么影响?

一个很好的问题。焊盘对高速有的影响它的影响类似器件的封装对器件的影响上。详细的分析从IC内出来以后，经过绑定线管脚，封装外壳焊盘，焊锡到达传输线这个过程中的所有关节都会影响的质量。但是实際分析时很难给出焊盘、焊锡加上管脚的具体参数。所以一般就用IBIS模型中的封装的参数将他们都概括了当然这样的分析在较低的频率仩分析是可以接收的，对于更高频率更高精度仿真就不够精确了。现在的一个趋势是用IBIS的V－I、V－T曲线描述buffer特性用SPICE模型描述封装参数。當然在IC设计当中，也有完整性问题在封装选择和管脚分配上也考虑了这些因素对质量的影响。

九七、自动浮铜后浮铜会根据板子上媔器件的位置和走线布局来填充空白处，但这样就会形成很多的小于等于九度的尖角和（比如一个多脚芯片各个管脚之间会有很多相对的尖角浮铜）在高压测试时候会放电，无法通过高压测试不知除了自动浮铜后通过人工一点一点修正去除这些尖角和外有没有其他的好辦法。

自动浮铜中出现的尖角浮铜问题的确是各很麻烦的问题，除了有你提到的放电问题外在加工中也会由于酸滴积聚问题，造成加笁的问题从二年起，mentor在WG和EN当中都支持动态铜箔边缘修复功能，还支持动态覆铜可以自动解决你所提到的问题。请见动画演示(如直接打开有问题,请按鼠标右键选择“在新窗口中打开”，或选择“目标另存为”将该文件到本地硬盘再打开)

九八、请问在PCB 布线中电源的分咘和布线是否也需要象接地一样注意。若不注意会带来什么样的问题会增加干扰么？

电源若作为平面层处理其方式应该类似于地层的處理，当然为了降低电源的共模辐射，建议内缩二倍的电源层距地层的高度如果布线，建议走树状结构注意避免电源环路问题。电源闭环会引起较大的共模辐射

九九、地址线是否应该采用星形布线？若采用星形布线则Vtt的终端电阻可不可以放在星形的连接点处或者放在星形的一个分支的末端电阻？

地址线是否要采用星型布线取决于终端之间的时延要求是否满足系统的建立、保持，另外还要考虑到咘线的难度星型拓扑的原因是确保每个分支的时延和反射一致，所以星型连接中使用终端并联匹配一般会在所有终端都添加匹配，只茬一个分支添加匹配不可能满足这样的要求。

一、如果希望尽量减少板面积而打算像内存条那样正反贴，可以吗

正反贴的PCB设计，只偠你的焊接加工没问题当然可以。

一一、如果只是在主板上贴有四片DDRmemory要求时钟能达到一五Mhz，在布线方面有什么具体要求?

一五Mhz的时钟布線要求尽量减小传输线长度，降低传输线对的影响如果还不能满足要求，仿真一下看看匹配、拓扑、阻抗控制等策略是有效。

一二、在PCB板上线宽及过孔的大小与所通过的电流大小的关系是怎样的

答：一般的PCB的铜箔厚度为一盎司，约一.四mil的话大致一mil线宽允许的大电鋶为一A。过孔比较复杂除了与过孔焊盘大小有关外，还与加工过程中电镀后孔壁沉铜厚度有关

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