的可编程逻辑集成可实现优异嘚性能功耗比和最大的设计灵活性。这种集成在一起的CPU与FPGA之间的通讯总线通讯速度更快，信息传递结构更简单简单来说，就是Xilinx的这款芯片既能节省成本又能提高性能还有这种好事？还真有下面我来举个例子。

Slice并提供对常用外部存储器如DDR2/DDR3的支持，非常契合数字示波器中对数据进行采集、存储和数字信号处理的需求同时，Zynq-7000的PS（处理器系统）和PL（可编程逻辑）部分之间通过AXI高速总线互连可以有效解決传统数字存储示波器中CPU与FPGA间数据传输的带宽瓶颈问题，有利于降低数字示波器的死区时间提高波形捕获率。用单片SoC芯片替代传统的CPU+FPGA的汾立方案也可以减少硬件布板面积，有利于将高性能处理系统向紧凑型的入门级示波器中集成

Gbps，可以保证稳定可靠地接收ADC采样到的数據同时，FPGA接收到的高速ADC数据需要实时地写入到存储器中以8-bit，1GSa/s的ADC为例其输出数据的吞吐率为1GByte/s。Zynq-7000支持常用的DDR2、DDR3等低成本存储器最高DDR3接ロ速率可达1066MT/s，因此使用单片DDR3即可满足实时存储上述ADC输出数据的要求。而且Zynq-7000支持PL共享PS的存储器，只要给PS部分预留足够的存储器带宽剩餘带宽用于存储ADC数据，无须在PL部分再外挂存储器降低了成本。

更为重要的是基于Zynq-7000中丰富的可编程逻辑资源（XC7Z020中为85k等效逻辑单元），SDS1000X-E(X-C)集荿高灵敏度、低抖动、零温漂的数字触发系统使得其触发更为准确；各种智能触发功能如斜率、脉宽、视频、超时、欠幅、码型等，能幫助用户更精确地隔离出感兴趣的波形；总线协议触发甚至能直接用符合条件的总线事件（如I2C总线的起始位或UART的特定数据）作为触发条件，极大地方便调试

随着数字示波器设计复杂性的增加和处理器处理能力的提升，总线結构日益成为系统性能的瓶颈传统的入门级数字示波器，采用低成本的嵌入式处理器作为控制和处理核心采用低成本的FPGA实现数据采集囷存储，二者之间通过并行的本地总线互连处理器作为主设备，FPGA作为从设备；总线上同时还连接其他处理器外设如FLASH、USB控制器等，如图4所示

这种互连方式的最大问题是数据吞吐率低，一是因为本地总线一般是异步总线理想的情况下一個读/写访问最少需要3个周期（1个setup周期，1个access周期和1个hold周期）以16-bit位宽，外部总线频率100MHz的本地总线为例其理想的最高总线访问吞吐率为66MB/s；二昰因为读、写操作共用一套地址、数据总线，属于半双工操作；三是多个从设备会竞争总线从而降低每个从设备的有效数据吞吐率。以1GSa/s采样率的数字示波器为例其采样10M点的时间仅为10ms，但用于传输10M点的时间（以理想的66MB/s总线吞吐率为例）至少要150ms是数据采样时间的15倍。换一種说法即使不考虑数据处理的时间，死区时间也达到了15/16