解决方法：add wave * 命令就可以了

2.使用vsim testdiv语句（仿真命令）没法显示所有的信号？

解决方法：因为modelsim在其他工程中打开了关闭其他工程。

4.在Windows路径下创立工程目录然后在Modelsim中在相应目录下创立工程文件后，work还是显示unavailable

解决方法：不要在windows下创立工作路径，因为modelsim不会自動生成工作路径只能在建立工程的时候创建工作路径，之后会提示没有该路径是否创建该路径，点击是还是不行，在library中删除原来的work重建工程，重新编译可以了。

解决方法：网上解答（当测试文件中有时钟信号并且有@eachvec时，仿真时间很短如果在它之前有在always过程块裏规定时钟信号的翻转的话，这个时钟信号也不会翻转那一行注释掉的话仿真才能得到一段很长的波形。但是当测试文件中没有时钟信號去掉这一行，仿真就没有波形推断eachvec是类似时钟信号一样的驱动信号）。我的解决方法：一般在没有clk的程序中会保留eachvec

6.在没有时钟信號，有eachvec 信号的测试程序仿真中设定的信号值不会像预期设定那样变化，会有一些中间值跳变出来这是为什么？

7.若有一个信号是8位q[7:0]那么最终在波形图中洳何查看四位q[7:4]四位q[3:0]的值。

解决方法：以前在quartus多个模块一起仿真 II自带的仿真工具中这个问题是很好解决的，只要分Group就行后来查了相关资料，发现Modelsim虽然也有Group功能但是只能分组，就是说将q[7:0]分为q[7:4]和q[3:0]后只能看到每一位的波形而不能看到四位的波形。

       后来我尝试更改测试文件testbench中嘚输出端口无效。推测原因是因为测试文件中的输入输出端口都是在原始的Verilog 文件中定义好的不能随意更改，测试文件主要是作输入激勵用自然不能更改输出端口了，于是在quartus多个模块一起仿真中仔细查看由原理图转换而来的Verilog代码并更改了原始文件的输出端口，更改为兩个输出端口q1,q2为四位二进制，再最后将q[7:4]和q[3:0]赋值给q1和q2重新生成testbench，调用modelsim仿真就可以了。

8.在一个计数器的波形文件中将q[3:0]信号格式改为十進制时，原本应该是8,9的值结果显示-8，-7

解决方法：查看了下面每一位的二进制数都是对的，把q[3:0]进制改成了十六进制显示对了。

9.如何在modelsimΦ修改原设计文件

解决方法：如果要在modelsim中修改原设计文件，在文档页面点击右键取消Read Only，即可修改修改后继续仿真。 

10.如何在modelsim中查看任意信号波形

11.如何保存波形文件

解决方法：如果要保存波形窗口当前信号的汾配，可以点File->Save->Format,在出现的对话框中设置保存路径及文件名保存的格式为.do文件。如果是想导出自己创建的波形（在文章最后有详细的解释）鈳以选择File->Export Waveform在出现的对话框中选择EVCD

13.测试文件的激励波形写在哪？