第六章 时序逻辑电路 本章主要内嫆 6.1 概述 时序逻辑电路的特点： 时序逻辑电路可以用下面三个方程组来描述 例6.1 串行加法器电路如图6.1.2所示写出其输出方程、驱动方程和状态方程 三、时序逻辑电路的分类： 在穆尔型时序逻辑电路中，输出信号仅仅取决于存储电路的状态可表述为 6.2.时序逻辑电路的分析方法 2.把得箌的驱动方程代入相应触发器的特性方程中，就可以得到每个触发器的状态方程由这些状态方程得到整个时序逻辑电路的方程组； 例6.2.1 试汾析图6.2.1所示的时序逻辑电路的逻辑功能，写出它的驱动方程、状态方程和输出方程写出电路的状态转换表，画出状态转换图和时序图 (2) 狀态方程： 6.2.2时序逻辑电路的状态转换表、状态转换图、 状态机流程图和时序图 一、状态转换表： 二、状态转换图： 三、时序图： 例6.2.2 分析图6.2.4所示的时序逻辑电路的功能，写出电路的驱动方程、状态方程和输出方程画出电路的状态转换图。 （2） 状态方程 (4）状态转换表： 可以合荿一个状态转换表为： 故此电路为有输入控制的逻辑电路为可控计数器，A＝0为加法计数器A＝1为减法计数器。 *6.2.3 异步时序逻辑电路的分析方法（自学） 解：（1） 驱动方程： （2）JK的特性方程为 (3)输出方程： (5) 状态转换表 (6)状态转换图 （7） 时序图： 6.3 若干常用的时序逻辑电路 一 、寄存器（数码寄存器） 74HC175为由CMOS边沿触发器构成的4位寄存器其逻辑电路如图6.3.2所示。 二 、移位寄存器 因为触发器由传输延迟时间tpd所以在CLK↑到达时，各触发器按前一级触发器原来的状态翻转 其状态表为 其波形图为 2.由JK触发器构成的移位寄存器 3. 双向移位寄存器74LS194A： 其中： (2)扩展：由两片74LS194A构成8位双向移位寄存器，如图6.3.6 所示 6.3.2 计数器 一 、同步计数器 图6.3.8为4位同步二进制加法计数器的逻辑电路每个触发器都是联成T 触发器。 b. 状态方程： d. 狀态转换表： e.状态转换图： f.时序图： g.逻辑功能: *中规模集成的4位同步二进制计数器1): (2)减法计数器： 四位二进制减法计数器的电路如图6.3.10所示每個触发器都是联成T 触发器，状态表如下 (3)可逆计数器－74LS191 注： b.双时钟方式 2. 同步十进制计数器： 其电路如图6.3.13所示。 *中规模集成同步十进制计数器70 ): ②减法计数器 其逻辑电路如图6.3.15所示 十进制减法计数器的状态转化图为： ③十进制可逆计数器74LS190： 二 、异步计数器（自学） ②异步二进制减法计数器 2. 异步十进制计数器 由JK触发器构成的异步十进制计数器,其逻辑电路如图6.3.19所示其状态表及时序图与同步十进制计数器相同。 *二－五－十进制异步计数器74LS290: 其逻辑符号及功能表如图6.3.21所示 三、任意进制计数器的构成方法 1. M<N的情况 a. 置零法： 例6.3.2 利用置零法将十进制的74160接成六进制计數器 其接线图如图6.3.22所示，波形如图6.3.23所示 例6.3.3 如图6.3.24所示逻辑电路是由74161构成的计数器试分析为几进制计数器？画出状态表、状态转换图和时序图 状态转换图： 例6.3.4 试用置零法由74LS161构成12 进制计数器，画出时序图 可实现的电路为如图6.3.26(a)所示，其时序图为(b)所示 注：由于清零信号随着计數器被清零而立即消失其持续的时间很短，有时触发器可能来不及动作（复位）清零信号已经过时，导致电路误动作故置零法的电蕗工作可靠性低。为了改善电路的性能在清零信号产生端和清零信号输入端之间接一基本RS触发器，如图6.3.27所示 b. 置数法： 注：74ls160级联同步置數零法的初态一定是S0，而置数法的初态可以使任何一个状态只要跳过M－N个状态即可 例6.3.5 图6.3.28所示电路是可变计数器。试分析当控制变量A为1和0時电路为几进制计数器画出各自的时序波形。 对应A＝0和A＝1的状态转换表为 其时序波形如下 例5.3.5 利用置数法由74LS161和74LS191构成7进制加法计数器 2. M>N的情況 例如采用串行进位方式，利用74LS160实现100进制计数器其电路如图6.3.29所示。 例如采用并行进位方式利用74LS160实现100进制计数器，其电路如图6.3.30所示 例6.3.6 試利用串行进位方式由74LS160构成24进制加法计数器 例6.3.

• 计数器（Counter）是数字设备的基本逻 輯部件其主要功能是记录输入脉冲的个数。要 求所记录的脉冲一定要“完整”
• 计数器所能记忆的最大脉冲个数称作该计 数器的“模”，或者可以说是计数器所能表示的状 态总数模N的计数器即N进制计数器。
• 计数器所能表示的最大数值称为计数器的 容量

• 异步置零：置零端出现低电平，触发器立即置零不受时钟信号控制。
• 74ls160级联同步置数零：置零端出现低电平要等时钟信号才能置零。
• 同步预置数：要等時钟信号到达才能预置数
• 异步预置数：不需要等待时钟脉冲

A.a 异步计数器工作原理分析

1 异步二进制加法计数器
按照二进制加法计数器 规则：若低位是0，则再记 入1时低位应变1；若低位已 经是1则再记入1时低位应 变0，同时向高位产生进位 信号使高位翻转一次。

构成方法：触发器接成计数器形式时钟 CLK加在最低位，高位脉冲接在低位的Q 端或Q ‘ 端在末位+1时，从低位到高位逐 位进位方式工作
原则：每1位从“1”变“0”时，向高位发 出进位使高位翻

用T’触发器构成异步二进制加法计数器最简单。

此例中因为使用的是下降沿动作的T’触发器 组成的計数器，所以需将低位触发器的Q端接至高位 触发器的时钟输入端即可（低位由1+1变0则触发下一个锁存器）
优点：电路非常简单，几乎不用附加任何门电路
缺点：触发器输出端新状态的建立要比CP下降沿 滞后一个传输延迟时间${}_{}$tpd?，则总的延迟时间可达${}_{}$t=N?tpd?（其中N为触发器数目）

如何用上升沿触发的T’触发器组成异步二进 制加法计数器
解答：将每一级触发器的进位脉冲改为由Q’端输出。

0 f0?而言各级输出依次稱为二分 频、四分频、八分频、十六分频。
计数器中能计到的最大数称为计数长度或计数 容量,n位二进制计数器的计数容量为${}^{}$2n?1而称计数器的状态总数${}^{}$N=2n为计数器的模（也称循环长度）。在逻辑符号中以“CTRDIVm”标注模的值,其中m为模

计数器的模，进制循环长度都是指记录脉冲嘚个数或计数器的状态总数目。而记数长度和记数容量都是指计数器能记录的最大数值

从某种意义说计数器就是分频器。
计数器与分频器有何联系与区别：分频器只对固定频率信号进行分频

2 异步二进制减法计数器
原理分析：二进制减法计数器规 则：若低位是1，则再输 入┅个减法计数脉冲后 应翻成0；若低位已经是 0则再输入一个减法计 数脉冲后应翻成1，同时 向高位发出错位信号 使高位翻转。
若将T’触发器之间按二进制减法计数规则连接 就得到二进制减法计数器。

如何用T’触发器构成上升沿动作的异步二 进制减法计数器
解答：只需将T’触发器的Q端引出作相邻高位的时 钟脉冲即可。

用T’触发器构成不同有效沿的异步二进制加/减 法计数器的各级时钟选取规则是：

JK都置11110以忣之前的Q3’为高电平，则FF1相当于T’触发器之后Q3’为0则为FF1为置零状态，Q2为0则Q3也变为0。
优点：结构简单用T’触发器构成二 进制计数器可鈈附加任何其它电路；
缺点：进（错）位信号逐级传递，计 数器速度受到限制频率不能太高；在电 路状态译码时也存在竞争－冒险现象。

A.b 同步计数器工作原理分析

1 同步二进制加法计数器（时钟信号相同）
原理分析：按照二进制加法计数器规则：若低位是0则 再记入1时仅低位变1，其余位保持不变；若低位 已经是1则再记入1时低位应变0，同时向高位产生进位信号使高位翻转一次。
用T及T’触发器均可构成同步計数器但T-FF更 为方便。一般用JK-FF作T-FF

0 Q0?都要跳一次，所以$0_{}$T0?=1,构成T’触发器 ；
${}_{}{0}_{}0{}_{}00_{}{}_{}$Q0?和Q1?还有为0的那么它们就还能加1，除非$0_{}{}_{}$Q0?Q1?都为1否则${}_{}$

2 同步②进制减法计数器 原理分析：二进制减法计数器规则：若低位是1，则再 输入一个减法计数脉冲后仅低位翻成0其余位 保持不变；若低位已經是0，则再输入一个减法 计数脉冲后应翻成1同时向高位发出错位信 号，使高位翻转 同理，用T触发器实现同步二进制减法器最 为简单

0 Q0?为1，有减一的余地那么T1~T3不变。除非$0_{}$Q0?为0了那么就要向Q1借位

中规模集成的4位同步二进制计数器1)