LVDS/M-LVDS/ECL/CML
光纤模块 IC
PCI Express
SCSI 终端、收发器
串行器、解串器
LVDS/M-LVDS/ECL/CML 转换 概述
串行器/解串器
线路驱动器、
接收器和收发器
交叉点开关
缓冲器/中继器/
均衡器及转接驱动器
缓冲器和分配
*FPD/通道链路 I：并行时钟&&&&&&**通道链路 II：嵌入式时钟&&&&&&***通道链路 III：嵌入式时钟和控制
设计解决方案
替代解决方案
四通道驱动器/接收器 LVDS 对
四通道 LVDS 缓冲器/中继器
双通道 (x1)、PCIe 1/2/3 代中继器/转接驱动器
28 位、20-65 MHz RGB 转 openLDI (LVDS) 串行器/解串器
24 位、10-75 MHz 嵌入式时钟串行器/解串器（最高为高清分辨率）
3.125 Gbps
21 位、10-50 MHz 嵌入式时钟和控制串行器/解串器
24 位、汽车级
2:1/1:2、10.3125 Gbps CML 冗余多路复用器/扇出缓冲器
4X4、3.125 Gbps LVDS 交叉点开关
2X2、3.125 Gbps几种典型数字输出驱动器案例分析：LVDS、CMOS、CML_中华文本库
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设计人员有各种模数转换器（ADC）可以选择，数字数据输出类型是选择过程中需要考虑的一项重要参数。目前，高速转换器三种最常用的数字输出是互补金属氧化物半导体（CMOS）、低压差分信号（LVDS）和电流模式逻辑（CML）。
ADC中每种数字输出类型都各有优劣，设计人员应根据特定应用仔细考虑。这些因素取决于ADC的采样速率和分辨率、输出数据速率、系统设计的电源要求，以及其他因素。
本文将讨论每种输出类型的电气规格，及其适合特定应用的具体特点。我们将从物理实现、效率以及最适合每种类型的应用这些方面来对比这些不同类型的输出。
CMOS数字输出驱动器
在采样速率小于200Msps（ms/sec）的ADC中，CMOS是很常见的数字输出。典型的CMOS驱动器由两个晶体管（一个NMOS和一个PMOS）组成，连接在电源（VDD）和地之间，如图1a所示。这种结构会导致输出反转，因此，可以采用图1b所打鱼游戏机示的背对背结构作为替代方法，避免输出反转。http://13b.cc
输出为低阻抗时，CMOS输出驱动器的输入为高阻抗。在驱动器的输入端，由于栅极与导电材料之间经栅极氧化层隔离，两个CMOS晶体管的栅极阻抗极高。输入端阻抗范围可达k？至M？级。
在驱动器输出端，阻抗由漏电流ID控制，该电流通常较小。此时，阻抗通常小于几百？。CMOS的电平摆幅大约在VDD和地之间，因此可能会很大，具体取决于VDD
图1：典型CMOS数字输出驱动器
由于输入阻抗较高，输出阻抗较低，CMOS的优势之一在于通常可以用一个输出驱动多个CMOS输入。
CMOS的另一个优势是低静态电流。唯一出现较大电流的情况是CMOS驱动器上发生切换时。无论驱动器处于低电平（拉至地）还是高电平（拉至VDD），驱动器中的电流都极
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LVDS是一种低摆幅的差分信号技术，它使得信号能在差分PCB 线对或平衡电缆上以几百Mbps的速率传输，其低压幅和低电流驱动输出实现了低噪声和低功耗。&IEEE 在两个标准中对LVDS 信号进行了定义。ANSI/TIA/E IA -644 中，推荐最大速率为655Mbps ，理论极限速率为1.923Mbps一、LVDS组成LVDS 信号传输一般由三部分组成：差分信号发送器，差分信号互联器，差分信号接收器。&差分信号发送器：将非平衡传输的TTL 信号转换成平衡传输的LVDS 信号。差分信号接收器：将平衡传输的LVDS 信号转换成非平衡传输的TTL 信号。差分信号互联器：包括联接线（电缆或者PCB 走线），终端匹配电阻。按照IEEE 规定 ，电阻为100 欧。我们通常选择为100 ，120 欧。二、 LVDS信号电平特性 （电流驱动--电压接收--共模电压由0-2.4v直流偏置，典型为1.2v--差模电压：350mv由驱动电流提供-）LVDS物理接口使用1.2V 偏置电压作为基准（共模直流电压），提供大约350mV 摆幅（差模电压）。LVDS驱动器由一个驱动差分线对的电流源组成（通常电流为3.5mA），LVDS接收器具有很高的输入阻抗，因此驱动器输出的电流大部分都流过10 0 Ω　的匹配电阻，并在接收器的输入端产生大约350mV &的电压。电流源为恒流特性，终端电阻在100 ――120 欧姆之间，则电压摆动幅度为：3.5mA * 100 = 350mV &；3.5mA * 120 = 420m V &。&由逻辑“0 ”电平变化到逻辑“1 ”电平是需要时间的。&由于LVDS 信号物理电平变化在0 。85――1 。55V 之间，其由逻辑“0”电平到逻辑“1 ”电平变化的时间比TTL 电平要快得多，所以LVDS 更适合用来传输高速变化信号。其低压特点，功耗也低三、抗干扰性：0--1电平表示：当输出V+=350MA电流，V-=0ma电流--那么输出的为高电平（在接收端的匹配电阻转换为电压值350mv），反之为低电平摆幅VOD=共模差值350MV在实际线路传输中，V+总电流=A(交流350MA)+D(直流1.2V/100=12MA)-----当然了，最主要的还是差模电压的交流信号V-总电流=A(交流 & &0MA)+D(直流1.2V/100=12MA)-----当然了，最主要的还是差模电压的交流信号差值--（在100欧姆上的电压）=[（350+12）-（0+12）]*100=0.35*100=0.35v=350mv线路存在干扰，并且同时出现在差分线对上，&V+总电流=A(交流350MA)+D(直流1.2V/100=12MA) +G(干扰8ma)-----当然了，最主要的还是差模电压的交流信号V-总电流=A(交流 & &0MA)+D(直流1.2V/100=12MA）+G(干扰8ma)-----当然了，最主要的还是差模电压的交流信号差值--（在100欧姆上的电压）=[（350+12+8）-（0+12+8）]*100=0.35*100=0.35v=350mv（由于干扰是加在差分线上的所以相等抵消了）噪声被抑止掉。&上述可以形象理解差分方式抑止噪声的能力。在实际芯片中，是在噪声容限内，采用“比较”及“量化”来处理的。&LVDS 接收器可以承受至少±1V 的驱动器与接收器之间的地的电压变化。由于LVDS驱动器典型的偏置电压为+1.2V，地的电压变化、驱动器偏置电压以及轻度耦合到的噪声之和，在接收器的输入端相对于接收器的地是共模电压。这个共模范围是：+0.2V～+2.2 V 。建议接收器的输入电压范围为：0V～+2.4V&四、耦合方式---AC(交流)--DC（直流）直流耦合方式：---耦合电容---匹配电阻--由于在接收器的输入端相对于接收器的地是共模电压。这个共模范围是：+0.2V～+2.2 V即：直流偏置电压要求不高：+0.2V～+2.2 V都可以---所以--可以直接使用源端的直流偏置电压--即无论是高速低速--板间、板内-最好都使用直流耦合方式但是当---干扰很大的板间---直流偏置不在范围内的则采用交流耦合交流耦合方式：---耦合电容---匹配电阻--偏置电压（要加直流偏置电压--V_BIAS,若芯片内部不提供直流偏置的话要在外面接成这个样子，而不能只是简单的匹配电阻了）优点：& 1、接收器的输入波形将以偏置电压V_BIAS为中心--这使得接收器件能在器件的最佳点工作---从而能减少抖动和改善性能& 2、由于CML和LVPECL并非工业标准。因此对器件的阈值并不硬性规定。假设驱动器和接收器有可能来自不同的厂商，则交流耦合能消除不同厂商的产品之间存在的任何阈值差异造成的影响& 3、交流耦合能消除驱动器和接收器之间的任何直流偏置--因此，对于各种技术之间的转换非常有效& 4、可以防止连个板卡或两个系统之间出现电位差应用：总之----交流耦合一般出现在采样信号速率高和CML与LVPECL器件的应用情形中五、衍生差分信号---CML---LVPECL---M-LVDS----B_LVDS
TIA/EIA-644
TIA/EIA-899
电流模式逻辑----Current-Mode Logic-------CML低压正发射机耦合逻辑----Low-Voltage Positive-Emitter-Coupled--LVPECL以上两个电平标准没有正式规范化---个厂商之间的心能差异很大各种电平速度比较直流偏置电压比较功耗比较&六、LVDS-CML-LVPECL三种电平的转换CML&LVPECL&
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blogTitle:'LVDS原理及设计指南--以及衍生的B-LVDS-M-LVDS--CML-LVPECL电平等（图）',
blogAbstract:'/TFH-FPGA/archive//2683112.htmlLVDS是一种低摆幅的差分信号技术，它使得信号能在差分PCB 线对或平衡电缆上以几百Mbps的速率传输，其低压幅和低电流驱动输出实现了低噪声和低功耗。&IEEE 在两个标准中对LVDS 信号进行了定义。ANSI/TIA/E IA -644 中，推荐最大速率为655Mbps ，理论极限速率为1.923Mbps一、LVDS组成',
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{list wl as x}{/list}第29卷第8期2008年8月；MICROCOMPUTERAPPLICATION；微计算机应用；Vol129No18；Aug12008；LVDS和CML电平在高速串行连接中的应用；闫景富李淑秋；(1中科院声学所；1,2；北京1001902北京摘要:高速串行通信系统中,；YANJingfu1,2,LIShuqiu1；(1InstituteofAcoustics,
第29卷第8期2008年8月
MICROCOMPUTERAPPLICATIONS
微　计　算　机　应　用
Vol129No18
LVDS和CML电平在高速串行连接中的应用
闫景富　李淑秋
(1中科院声学所
　北京　　北京　摘要:高速串行通信系统中,、。LVDS和CML、特点进行了详细介绍,对它们的串行传输性能作了比较,关键词:LVD　TheApplicationofCMLandLVDSforHigh-speedSerialLinks
YANJingfu1,2,LIShuqiu1
(1InstituteofAcoustics,CAS,Beijing,GraduateSchoolofCAS,Beijing,100190)
Abstract:Boththepowerconsumptionandthesignaltransmissiondistanceandspeedisvariedduetothedifferentsignallogicstandardinthehigh-speedserialcommunicationsystem1CMLandLVDSaretwopopulartechnologiesinhigh-speeddatatransmission1Inthispapertheprincipleandthefeatureofthetwologicareintroducedindetail,andthecomparisonoftheirqualityindatatransmissionisproduced1Inaddition,therecommendedinterconnectingcircuitisprovided1Keywords:LVDS,CML,High-SpeedSeriallinks,Inerfacecircuit
随着高速数据传输业务需求的不断增加,芯片间、电路板间的信号传输互连问题变得越来越重要,欲想
信号能够在不同电路单元之间达到有效可靠地传输,信号在传送过程中所采取的逻辑电平形式是最值得关注的关键技术之一。针对不同系统对数据传输量、实时性、传输距离、功耗等要求的不同,设计者可以选取不同的信号逻辑,其中LVDS和CML就是两种常见的用于高速数据传输的逻辑电平。
LVDS是一种低功率、低成本的信号传输技术,广泛应用于并行和相对较低速串行的通信系统中,在速率超过1Gbit/s
的场合下,LVDS的应用受到了限制。CML是所有高速数据接口中最简单的一种,其输入和输出电路是匹配好的,并且支持更高的数据传输速率。
2　LVDS和CML介绍
LVDS(Low-VoltageDifferentialSignals)即低压差分信号是ANSI/TIA/EIA-644-A指定的低压差分信
号传输接口电路的电气特性。典型的LVDS驱动器/接收器工作原理如图1所示。LVDS的驱动器由驱动差分线对的电流源组成,电流在215-415mA之间。由于LVDS接收器具有很高的输入阻抗,因此驱动器输出
Ω的匹配电阻,从而在接收器的输入端产生250-450mV电压。的电流几乎全部流经位于接收器内部的100
假设处于某一逻辑状态时,整个电路的电流方向如图中所示,那么逻辑改变时,驱动器中另外两个CMOS管　本文于
微　计　算　机　应　用
流过匹配电阻的电流方向发生改变,从而在接收端产生了逻辑状态的相应变化
图1　LVDS驱动器/接收器原理图
此外,由于LVDS信号摆幅小,使得驱动器可以在215V的低压下工作。接收器单端输入允许从0到
214V变化,而单端信号摆幅一般不超过400mV,这样允许输入共模电压从012V到212V范围内变化,也就是说LVDS允许收发两端地电势有1V的落差。因此LVDS具有以下特点:
(1)高速(Mbit/s～Gbit/s);
(2)超低功耗(输出电流小,大约315mA,电压摆幅小,大约350mV);(3)低噪声(对电源/地要求低,有助于消除辐射电场);
(4)低成本(完全的CMOS实现)。
CML(CurrentModeLogic)尽管缺乏很严格的官方标准,但目前它的应用非常广泛,尤其在速率超过
Ω集电极1Gbit/s的串行物理层设备当中。典型的CML驱动器/接收器原理如图2所示。驱动器由带有50
电阻的共发射极差分对管组成,输出信号的高低电平切换正是靠该差分对管的开关控制的。差分对的发射
极到地的恒流源典型值为16mA,这样单端CML输出信号的摆幅为VCC～VCC-014V,差分输出信号摆幅为800mV。CML输出晶体管工作在放大区域,这样导致CML信号比采用饱和状态操作的CMOS、LVDS信号有更快的开关速度
图2　CML驱动器/接收器原理图
闫景富等:LVDS和CML电平在高速串行连接中的应用
Ω的传输线,那么驱动器中50Ω的集电极电阻同时相当于在源端提供了匹配如果采用特性阻抗为50
电路,有效抑制了信号在源端与负载端的来回反射,从而在不需要任何外围器件的情况下保证了传输线上
信号的完整性。在接收器端,以CYPRESS公司的HOTLINKⅡ产品为例,它有很高的输入阻抗并且内部集成
Ω传输线实现阻抗匹配,可在其差分信号的两输入端可另外跨接一100Ω的电了直流还原电路。为了与50
阻,内部的直流还原电路会将接收到的差分信号中心定位到VCC/2。因此CML具有特点:①高速(&Gbit/s);②低功耗(差分输出信号摆幅大约800mV);③电路简单,几乎不需要外围器件。
3　LVDS和CML性能比较
尽管LVDS和CML目前在串行数据传输中都有应用,、耦合方式等各方面都各有特点。由于CMLLIKⅡ产品为代表,与LVDS的IOTI-LS和HOTLINKⅡCML的IO逻辑比较
参输出高电平(VOH)输出低电平(VOL)输出差分电压(VOD)输出共模电压(VCM)信号上升/下降时间(Tr/Tf)
输入电压范围(Vi)输入差分电压(VDIFFS)输入差分阻抗(Rin)
TIAEIA-644LVDS
HOTLINKⅡCML
最小值最大值
VVmVVpsVmVOhms
从表中可以看出,LVDS功耗要比CML更低。在传输速率上,影响速率最直接的因素是信号的上升和下降时间,TIA/EIALVDS理论极限速率为11923Gbit/s(1/2×260ps),推荐使用最高数据速率为655Mbit/s。而CML输出电路中的恒流源由于具有较小的开关噪声,信号的上升和下降时间小,理论极限速率可达10Gbit/s(1/2×50ps)。曾经使用CYPRESS的SONETOC-48收发器CYS25G0101DX,速率达21448Gbit/s。可以看出,CML比LVDS具有更高的传输速率。当然CML也有不足,即它的自身驱动能力有限,传输距离不及LVDS远。
另外,LVDS可以用于点对点、多分支、多点的总线结构中,电路单元互连时只能采用直流耦合的形式。CML一般只用于点对点的连接,它们之间连接有直流和交流两种情况:当收发两端的器件使用相同的电源
时,CML到CML可以采用直流耦合方式,不用另加任何器件;当收发两端器件采用不同电源时,一般要用交流耦合,中间用耦合电容连接。
4　LVDS和CML之间的互连
411　LVDS到CML的连接
从LVDS到HOTLINKⅡ的连接如图3所示。由于LVDS的最小输出共模电压11125V比HOTLINKⅡ要
μF)滤掉LVDS的直流求的最小输入电压1115V要小,所以最好采取交流耦合的方式,用C1、C2(可以取011
成分,HOTLINKⅡ产品内部的直流还原电路会自动将输入共摸电压钳位到VCC/2。
微　计　算　机　应　用
412　CML到LVDS的连接
从CML到LVDS的连接如图4所示
由表1可知,CML输出的共模电压高于LVDS入电压,方式,CML能要超出,所以题。由于LVDS不提供直流偏置电路,所以图4中采用了由R1、R2、R3、R4构成的戴维宁分压电路,为LVDS提供112V(这样接收电路允许输入的共模电压在上下
图4　从CML到LVDS的连接范围达到最大)的直流偏置,并且
要满足阻抗匹配。
其中R1、R2、R3、R4应该满足以下条件:
R1//R2=R3//R4=50　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　(1)313×R2/(R1+R2)=313×R4/(R3+R4)=112　　　　　　　　　　　　　　　　　　　　(2)
ΩR2=R4=7817Ω所以R1=R3=137
Ω的匹配电阻,如果传输线阻抗确实与之相匹配,R1到R4可以由于LVDS接收器内部往往已带有100
选取比较大的阻抗,这样它们与内部匹配电阻(阻抗值都较小)并联后的阻抗仍然与传输线相匹配,也就是
Ω,R2=R4=411KΩ。它们的值只要满足(2)式即可。比如R1=R3=618K
LVDS和CML各有其特点,在串行通信中都有广泛的应用,有的系统有可能两者都要用到。比如大型ASIC芯片,工作在功耗小、速率相对低的LVDS下,然后再将多路复合以后,进入到CML的高速连接中。总
之,随着系统复杂性的增加,诸如LVDS和CML等支持高速数据传输的逻辑电平及其接口电路在通信终端、
中继设备中会有更广泛的应用。
参　考　文　献
1　代芬等1几种常用逻辑电平电路的特点及应用1Microcontrollers&EmbededSystems,　LVDS技术1电子产品世界,
3　Cypress
SemiconductorCo1DataSheet1AcomparisonofCMLandLVDSforHigh-SpeedSerialLinks120021
闫景富,男,博士研究生,主要研究方向:数据传输、嵌入式系统。李淑秋,女,主任研究员,主要研究方向:信号与信息处理。
包含各类专业文献、各类资格考试、应用写作文书、生活休闲娱乐、文学作品欣赏、行业资料、高等教育、LVDS和CML电平应用区别62等内容。　
　RS232、RS485 等,还有一些速 度比较高的 LVDS、GTL、PGTL、CML、HSTL、SSTL...3V 的逻辑电平标准时,定义了 LVTTL 和 LVCMOS 逻辑电平标准。 LVTTL 逻辑电平... 　各种电平的匹配等_计算机硬件及网络_IT/计算机_专业资料。LVDS、PECL 和 CML 介绍...在设计 高速数字系统时,人们常会遇到不同接口标准芯片间的互连,为解决这一问题... 　还有一些速度比较高的 LVDS、GTL、PGTL、CML、HSTL...4.1.3、三态门(ST 门)主要用在应用于多个门输出...一般来说,开漏是用来连接不 同电平的器件,匹配电平... 　接口电平功耗低于 ECL 的 1/2,而且它的差分信号接口和 ECL、LVDS 电平具有 ...CML 到 CML 可以采用直流耦合方式,不用加任何器件;当收发两端器件采用不同电源... 　13 来源: 作者: LVDS(Low Voltage Differential Signal)低电压差分信号、 ECL(EmitterCoupled Logic) 即射极耦合逻辑、CML 电平等各种逻辑电平的特点以及接口应用。... 　等,还有一些速度比较高的 LVDS、GTL、PGTL、CML、...ECL、PECL、LVPECL 使用注意:不同电平不能直接驱动...其驱动和接收不依赖于供电电压,因此,LVDS 可应用于... 　(VT) 最高速率 耦合方式 4 3.1 LVDS 电平 最高速率:3.125Gbps 耦合方式:...VCC 相同时 CML 与 CML 之间采用直流耦合, VCC 不同时 CML 与 CML 之间采用... 　常用电平标准: 现在常用的电平标准有 TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、 LVPECL、RS232、RS485 等,还有一些速度比较高的 LVDS、GTL、PGTL、 CML、HSTL、... 　PECL、LVDS和CML电平_信息与通信_工程科技_专业资料。PECL、LVDS和CML电平PECL...CML 输出结构 CML 在不同负载时的输出波形 2.2. CML 接口输入结构 CML 输入...当前位置： >>
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lvds是什么意思
文章来源：不详 作者：佚名
摘要：与ECL、PECL和CML标准 ，ANSI EIA/TAI-644的低电压差分信号(LVDS)标准具有低功耗、低噪声辐射等优势。本文主要讨论LVDS的特性及其 可能的应用。最近几年，随着微 器、DSP、数字ASIC时钟频率的提高，在 新兴领域中背板信号的数据速率和总线吞吐率也在稳步提高。速率的提高使得基于TTL的单端信号的弱点越来越突出，主要表现在：功耗增大、抖动( 误码)、高电平辐射等，
报道认为利用该技术速率 保持在50MHz以上， ， 传输线阻抗失配和串扰，以及较为困难的电源去耦问题，迫使设计人员寻求更为有效的解决 匹配电阻，大大简化了设计。当每个端点工作在不同的电源电压时，需外接耦合元件。本文主要讨论LVDS的特性及其 可能的应用，表1列出了LVDS 于ECL、PECL、CML系统特点，按照 EIA/TIA-644 LVDS和IEEE 1596.3标准规定，LVDS采用差分信号，信号范围为250mV至400mV、直流偏置1.2V。表1. ECL和PECL发送器输出信号的摆幅高于LVDS的信号摆幅，较高的输出摆幅和较短的传输延时使得ECL和PECL器件具有更高的成本和功耗。Differential Voltage SwingDC OffsetPropagation DelayLVDS的优势差分特性为LVDS带来 ，LVDS 用CMOS工艺实现，便于同 电路一起集成。 LVDS是差分信号，吸取电源电流的峰值较低，只需加 的去耦电容即可解决 不同子系统需要同一参考时钟的数字系统非常 ，例如：多数 下基站的DSP需要与射频信号 器同步，利用锁相环(PLL)产生所需要的本振频率，A/D转换被锁存到中心参考时钟。当与无线接收机一起工作时，还必须 多点分配器，驱动器要保证足以驱动 的接收器和传输媒介(电缆、连接器、背板)，总线通常需要在末级接收器加匹配阻抗。 分支与总线的距离必须 目前的高密度线路板并非易事。图1. 多点信号分配允许一个发送器与多个接收器之间的通信，不需要 接头，也消除了接头产生的干扰。多点至单点分配结构中需要多路驱动器，可定义为点到点的操作，相当于驱动器与一路本地终端接收机之间通信。这种结构减少了信号完整性问题， 保证传输媒介的阻抗尽可能一致，消除了多条支路产生的干扰。
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