带清零功能的8进制计数器电路b
带清零功能的8进制计数器电路b
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所示是上述8进制计数器的改进电路，主要是增加了计数器的延迟复位（清零）电路。
所示是上述8进制计数器的改进电路，主要是增加了计数器的延迟复位（清零）电路。
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电路图分类
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第二十一、二次课 任意进制计数器的构成、时序逻辑电路设计
数字电子技术基础阎石主编（第五版） 阎石主编（第五版） 信息科学与工程学院基础部6.3.2 计数器四、任意进制计数器的构成方法【 】内容 回顾M进制若已有N进制计数器（ 若已有 进制计数器（如74LS161)，现在要实现 进制计数器 ，现在要实现M 进制计数器
?M & N ? ?M & NN进制任意进制计数器只能用已有的计数器芯片通 任意进制计数器只能用已有的计数器芯片通 只能用已有的计数器芯片 过外电路的不同连接方式实现， 过外电路的不同连接方式实现，即用组合电路产 生复位、置位信号得到任意进制计数器。 生复位、置位信号得到任意进制计数器。16.3.2 计数器1. M&N的情况 的情况【 】内容 回顾进制计数器的顺序计数过程中， 在N进制计数器的顺序计数过程中，若设法使之跳 进制计数器的顺序计数过程中 进制计数器了， 过（N－M）个状态，就可以得到 进制计数器了，其 － ）个状态，就可以得到M进制计数器了 方法有置零法（复位法）和置数法（置位法）。 方法有置零法（复位法）和置数法（置位法）。置零法置数法26.3.2 计数器a. 置零法： 置零法： 置零法适用于有置 异步和同步 和同步） 零（有异步和同步）输 入端的计数器， 入端的计数器，如异步 置零的有74LS160、161、 置零的有 、 、 191、190、290,同步置 191、190、290,同步置 零的有74LS163、162， 零的有 、 ， 其工作原理示意图如图 所示。 所示。【 】内容 回顾暂态异步清零3内容 a. 置零法（复位法） 置零法（复位法） 回顾 基本思想是：计数器从全0状态 开始计数，计满M个 基本思想是：计数器从全 状态S 开始计数，计满 个 状态状态后产生清零信号，使计数器恢复到初态 状态后产生清零信号，使计数器恢复到初态S0，然后 再重复上述过程。 再重复上述过程。 异步清零 SM状态进行译码产生置 零信号并反馈到异步清 零端( D ， 零端 R′ )，使计数器立 即返回S 状态。 即返回 0状态。 SM状态只在极短的瞬间 出现，通常称它为“ 出现，通常称它为“过 渡态” 渡态”。0【 】10ns 左右暂态4跳过多余状态，实现任意进制计数。 利用异步复位端 R′ ，跳过多余状态，实现任意进制计数。 D 异步复位法（异步置零） 异步置零）①计数到M时，清0， 计数到MR 全部Q 的端相与非→ D ②写SM=（ ）2，全部Q为1的端相与非→ ′适用于异步清0 适用于异步清0的集 成计数器，当满足清0 成计数器，当满足清0 条件时，立即清0 条件时，立即清0。【 】内容 回顾574160实现 进制计数器。 实现7 【例】用74160实现7进制计数器。 置零法， 处反馈清零。 置零法，M=7，在SM=S7=0111处反馈清零。 ， 处反馈清零R′ = (Q2Q1Q0 )′ D1CLK 计数输入EP ET CLKD0D1D2D37 Q2 Q3C LD RD1进位输出674161实现12进制计数器 实现12进制计数器。 【例】用74161实现12进制计数器。 置零法， 处反馈清零。 置零法，M=12，在SM=S12=1100处反馈清零。 ， 处反馈清零R′ = (Q3Q2 )′ D1CLK 计数输入EP ET CLKD0D1D2D37 Q2 Q3C LD RD1进位输出76.3.2 计数器由于清零信号随着计数器被清零而立即消失， 注：由于清零信号随着计数器被清零而立即消失，其持续 的时间很短，有时触发器可能来不及动作（复位）， ），清零 的时间很短，有时触发器可能来不及动作（复位），清零 信号已经过时，导致电路误动作，故置零法的电路工作可 信号已经过时，导致电路误动作， 靠性低。为了改善电路的性能， 靠性低。为了改善电路的性能，在清零信号产生端和清零 信号输入端之间接一基本RS触发器 如图所示。 触发器， 信号输入端之间接一基本 触发器，如图所示。00 0 01 0 1 010186.3.2 计数器b. 置数法： 置数法： 预置数功能的计数器可用此方法构成 的计数器可用此方法构成M进制计 有预置数功能的计数器可用此方法构成 进制计 数器。但注意74LS161(160)为同步预置数， 为同步预置数， 数器。但注意 为同步预置数 74LS191(190)为异步预置数。 为异步预置数。 为异步预置数 置数法的原理是通过给计数器重复置入某个数 值的方法跳过（ － ）个状态，从而获得M进制 值的方法跳过（N－M）个状态，从而获得 进制 计数器的。 计数器的。 端重复置入某个数值， 利用 LD′ 端重复置入某个数值，跳过多余状态 实现任意进制计数。 （N-M个），实现任意进制计数。 个），实现任意进制计数96.3.2 计数器 (以具有同步预置数端 LD′的集成计数器为例 的集成计数器为例) 以具有同步预置数端取前M种状态 取前 种状态 置数法的应用可以分三种情况: 置数法的应用可以分三种情况 进制计数器， 进制） （现有N进制计数器，构成 进制） 现有 进制计数器 构成M进制置 零取0000――（M-1）2 （ ） 个状态取前M种状态 取前 种状态1074160实现 进制计数器(置数法) 实现7 【例】用74160实现7进制计数器(置数法)。 (1)置数法（取前 种状态）， 置数法（取前M种状态 种状态）， 置数法 M=7，在SM-1=S6=0110处反馈置零。 处反馈置零。 ， 处反馈置零S0 = 0000LD′ = (Q2Q1 )′1CLK 计数输入EP ET CLKD0D1D2D37 Q2 Q3C LD RD1进位输出116.3.2 计数器 (以具有同步预置数端 LD′的集成计数器为例 的集成计数器为例) 以具有同步预置数端取前M种状态 取前 种状态 置数法的应用可以分三种情况: 置数法的应用可以分三种情况 进制计数器， 进制） （现有N进制计数器，构成 进制） 现有 进制计数器 构成M进制 取后M种状态 取后 种状态取(N-M)2――(N-1)2 个状态。 个状态。 可采用进位输出端 置最小数(N-M)2法 置最小数取后M种状态 取后 种状态1274160实现 进制计数器(置数法) 实现7 【例】用74160实现7进制计数器(置数法)。 (2)置数法（取后 种状态）， 置数法（取后M种状态 种状态）， 置数法 M=7，在进位输出端处反馈置最小数 ， 数SN-M=S10-7=S3=CLK 计数输入L D ′ = ( C )′EP ET CLKD0D1D2D37 Q2 Q3C LD RD1136.3.2 计数器 (以具有同步预置数端 LD′的集成计数器为例 的集成计数器为例) 以具有同步预置数端取前M种状态 取前 种状态 置数法的应用可以分三种情况: 置数法的应用可以分三种情况 进制计数器， 进制） （现有N进制计数器，构成 进制） 现有 进制计数器 构成M进制 取中间M种状态 取中间 种状态 取后M种状态 取后 种状态取(i)2――(i+M-1)2 共M个状态 个状态取中间M种状态 取中间 种状态14同步预置数法 :选定循环初态S 确定i ①选定循环初态Si，确定i，写i=（ （ 判定循环末态Si+M②判定循环末态Si+M-1 ③写i+M-1=（ （ ）2，将Si+M-1 i+M全部Q为 的端相与非 的端相与非→ 全部 为1的端相与非 LD′）2，→D3D2D1D01574161实现12进制计数器 实现12进制计数器。 【例】用74161实现12进制计数器。 (2) 置数法（i=1）， 置数法（ ）， M=12，在SM+i-1=S12=1100处反馈置1。 处反馈置 。 ， 处反馈S1 = 00011 1CLK 计数输入LD′ = (Q3Q2 )′D1 D2 D3 74161 C LD RDEP ET CLKD01Q0Q1Q2Q3进位输出1674161实现12进制计数器 实现12进制计数器。 【例】用74161实现12进制计数器。 (2’) 置数法（i=3）， 置数法（ ）， M=12，在SM+i-1=S14=1110处反馈置1。 处反馈置 。 ， 处反馈S 3 = 00111 1CLK 计数输入LD′ = (Q3Q2Q1 )′D0 D1 D2 D3 C LD RDEP ET CLK7 Q2 Q31进位输出176.3.2 计数器如图所示电路是可变计数器。 【例】如图所示电路是可变计数器。试分析当控制 变量A为 和 时电路为几进制计数器 时电路为几进制计数器。 变量 为1和0时电路为几进制计数器。 解：置位信号为D0 D1 D2 D3 74LS161 Q 0 Q1 Q 2 Q 3 ＆ C LD RDLD′ = Y = ( A′Q3Q0 + AQ3Q1Q0 )′EP 1 CLK ETCLK1预置数为D 预置数为 3D2D1D0＝ 0000A≥1Y 进位输出A = 1 ， D′ = (Q3Q Q0)′,为 进制计数器 12 时 L 1A = 0时， D′ = (Q3Q0)′,为 进制计数器 L 1018小结基本要求： 基本要求： 1. 掌握 掌握74160、 74161各管脚的功能； 各管脚的功能； 、 各管脚的功能 2. 掌握用 掌握用74160 、74161实现不同进制的 实现不同进制的 方法。 方法。 作业： 作业： P349思考题和习题 思考题和习题 6-12题、6-13题、6-14题、6-16题 题 题 题 题192. M&N的情况 的情况如果要求实现的进制M超过单片计数器的计数范围时， 如果要求实现的进制 超过单片计数器的计数范围时， 超过单片计数器的计数范围时 必须将多片计数器级联，才能实现M进制计数器 进制计数器。 必须将多片计数器级联，才能实现 进制计数器。 串行进位方式 行进位方式 并行进位 进位方式 并行进位方式 整体清0 整体清0方式 整体置数方式（1）M=M1?M2，即M分解为 1 ×M2 ，可采用串行进位方式 分解为M 可采用串行进位方式/ ） 分解为 并行进位方式。（以两片级联为例） 。（以两片级联为例 并行进位方式。（以两片级联为例） 串行进位方式 : 以低位片的进位输出信号作为高位片的时 钟输入信号。两片始终同时处于计数状态. 钟输入信号。两片始终同时处于计数状态. 并行进位方式 : 以低位片的进位输出信号作为高位片的控 制信号（使能），两片的CLK同时接计数输入。 制信号（使能），两片的CLK同时接计数输入。 ），两片的CLK同时接计数输入20为素数时， （2）当M为素数时，不能分解为 1和M2，采用整体 为素数时 不能分解为M 0/整体置数方式 整体置数方式。 清0/整体置数方式。 首先将两片N进制计数器按串行进位方式或并行进 首先将两片 进制计数器按串行进位方式或并行进 位方式联成N× 进制计数器，再按照M&N的置 位方式联成 ×N & M 进制计数器，再按照 的置 零法和置数法构成M进制计数器 此方法适合任何M进 进制计数器。 零法和置数法构成 进制计数器。此方法适合任何 进 制（可分解和不可分解）计数器的构成。 可分解和不可分解）计数器的构成。21【例】用74160实现100进制计数器。 74160实现100进制计数器。 实现100进制计数器 (1) 并行进位，M=100=10*10。 并行进位， 。 1CLK 计数输入D D D D EP 0 1 2 3 C LD ET 74160 CLK Q0 Q1 Q2 Q3 RDEP ETD0 D1 D2 D3 C LD 74160 CLK Q0 Q1 Q2 Q3 RD进位输出1 1 2 3 4 5 6 7 8 9 10 11 12 71C22【例】用74160实现100进制计数器。 74160实现100进制计数器。 实现100进制计数器 (2) 串行进位，M=100=10*10。 串行进位， 。 1 1CLK 计数输入D D D D EP 0 1 2 3 C LD ET 74160 CLK Q0 Q1 Q2 Q3 RDEP ETD0 D1 D2 D3 C LD 74160 CLK Q0 Q1 Q2 Q3 RD11？为什么进位端要加一个反相器？ 为什么进位端要加一个反相器？ 思考：不加会有什么结果？ 思考：不加会有什么结果？23为什么进位端要加一个反相器？不加会有什么结果？ 为什么进位端要加一个反相器？不加会有什么结果？ 1 2 3 4 5 6 7 8 9 10 11 12 7 18 19 20 21CLKCC′2474160实现24进制计数器 实现24进制计数器。 【例】用74160实现24进制计数器。 整体置零法 M=24，在SM=S24= ， 处反馈清零。 处反馈清零。 1CLK 计数输入D0 D1 D2 D3 C EP LD ET 74160 CLK Q0 Q1 Q2 Q3 RD1EP ETD0 D1 D2 D3 C LD 74160 CLK Q0 Q1 Q2 Q3 RD1进位输 出CO251 2 3 4 5 6CLK CO 23242674160实现24进制计数器 实现24进制计数器。 【例】用74160实现24进制计数器。 整体置数法 i=0, M=24，在Si+M-1=S23= ， 处反馈置零。 处反馈置零。 1CLK 计数输入D0 D1 D2 D3 C EP LD ET 74160 CLK Q0 Q1 Q2 Q3 RDEP ET1D0 D1 D2 D3 C LD 74160 CLK Q0 Q1 Q2 Q3 RD1进位输 出CO2774160实现24进制计数器 实现24进制计数器。 【例】用74160实现24进制计数器。 整体置数法 i=2, M=24，在Si+M-1=S25= ， 处反馈置零。 处反馈置零。 1 1CLK 计数输入D0 D1 D2 D3 C EP LD ET 74160 CLK Q0 Q1 Q2 Q3 RDEP ET1D0 D1 D2 D3 C LD 74160 CLK Q0 Q1 Q2 Q3 RD1进位输 出CO2874160实现63进制计数器 实现63进制计数器。 【例】用74160实现63进制计数器。 整体置零法 M=63，在SM=S63= ， 处反馈清零。 处反馈清零。1CLK 计数输入D0 D1 D2 D3 C EP LD ET 74160 CLK Q0 Q1 Q2 Q3 RD1EP ETD0 D1 D2 D3 C LD 74160 CLK Q0 Q1 Q2 Q3 RD1进位输出2974160实现63进制计数器 实现63进制计数器。 【例】用74160实现63进制计数器。 整体置数法 i=0, M=63，在Si+M-1=S62= ， 处反馈置零。 处反馈置零。1CLK 计数输入D0 D1 D2 D3 C EP LD ET 74160 CLK Q0 Q1 Q2 Q3 RDEP ET1D0 D1 D2 D3 C LD 74160 CLK Q0 Q1 Q2 Q3 RD1进位输出3074160实现63进制计数器 实现63进制计数器。 【例】用74160实现63进制计数器。 整体置数法 1 1CLK 计数输入i=6, M=63，在Si+M-1=S68= ， 处反馈置零。 处反馈置零。D0 D1 D2 D3 C EP LD ET 74160 CLK Q0 Q1 Q2 Q3 RDEP ET1D0 D1 D2 D3 C LD 74160 CLK Q0 Q1 Q2 Q3 RD1进位输出316.3.2 计数器注意！ 注意！试利用置零法和置数法由两片74LS161构成 构成53 【例】试利用置零法和置数法由两片 构成 进制加法计数器。 进制加法计数器。 用整体法先将两片74LS161构成 进制 构成256进制 解：用整体法先将两片 构成 进制）， （16×16进制），该256进制计数器实际为二进制计 × 进制），该 进制计数器实际为二进制计 数器(2 数器 8), 故若由74LS161构成 进制计数器， 构成53进制计数器 故若由 构成 先要将53化成二进制数码， 先要将 化成二进制数码， 化成二进制数码 再根据整体置数法或整体置零法实现53进制。 再根据整体置数法或整体置零法实现 进制。 进制32例： 2 2 2 2 2 2(53)D=( 11 0101 )B 53 26 13 6 3 1 0 … …余 1 … … K0 … …余 0 … … K1 … …余 1 … … K2 … …余 0 … … K3 … …余 1 … … K4 … …余 1 … … K4商为0 商为33转换过程： 转换过程：6.3.2 计数器 试利用置零法和置数法由两片74LS161构 【例】试利用置零法和置数法由两片 构 进制加法计数器。 成53进制加法计数器。 进制加法计数器若由74LS161构成 进制计数器，其构成的 构成53进制计数器 解：若由 构成 进制计数器，其构成的256进 进 制实际为二进制计数器(2 故先要将 故先要将53化成二进制数码 制实际为二进制计数器 8),故先要将 化成二进制数码 ＝（110101)B ＝（ ＝（)B （53)D＝（ 进制。（ （1）整体置零法实现 进制。（ ）整体置零法实现53进制。（M=53） ）R ′ = S 53 =（ 0011 D0101 ） B34利用整体置零法由74LS161构成 进制加法计数器如 构成53进制加法计数器如 利用整体置零法由 构成 ′ RD = S 53 = ） （ 图所示。 图所示。 B1 0 1 01 1 0 0十进制数53对应的二进制数为0011 十进制数53对应的二进制数为对应的二进制数为 实现从0000 实现从到 0100的53进制计数器
0100的53进制计数器 356.3.2 计数器 试利用置零法和置数法由两片74LS161构 【例】试利用置零法和置数法由两片 构 进制加法计数器。 成53进制加法计数器。 进制加法计数器若由74LS161构成 进制计数器，其构成的 构成53进制计数器 解：若由 构成 进制计数器，其构成的256进 进 制实际为二进制计数器(2 故先要将 故先要将53化成二进制数码 制实际为二进制计数器 8),故先要将 化成二进制数码 ＝（110101)B ＝（ ＝（)B （53)D＝（ 进制。 （2）整体置数法实现 进制。(M=53) ）整体置数法实现53进制(1)选定 S 0 = 作为初态L D ′ = S 52 = 0011 （0100 ） B36利用整体置数法由74LS161构成 进制加法计数器如 构成53进制加法计数器如 利用整体置数法由 构成 LD′ = S 52 = ） （ B 图所示。 图所示。D0 D1 D2 D3 74LS161 C LD D0 D1 D2 D3 74LS161 C LD 1EP 1 CLK 计数脉冲 ETEP ETCLK RD Q0 Q1 Q2 Q3CLK RD Q0 Q1 Q2 Q30 0 1 01 1 0 0由74LS161构成的53进制加法计数器 构成的53进制加法计数器十进制数53对应的二进制数为0011 十进制数53对应的二进制数为对应的二进制数为 实现从0000 实现从到 0100的53进制计数器
0100的53进制计数器 376.3.2 计数器 试利用置零法和置数法由两片74LS161构 【例】试利用置零法和置数法由两片 构 进制加法计数器。 成53进制加法计数器。 进制加法计数器若由74LS161构成 进制计数器，其构成的 构成53进制计数器 解：若由 构成 进制计数器，其构成的256进 进 制实际为二进制计数器(2 故先要将 故先要将53化成二进制数码 制实际为二进制计数器 8),故先要将 化成二进制数码 ＝（110101)B ＝（ ＝（)B （53)D＝（ 进制。 （2）整体置数法实现 进制。(M=53) ）整体置数法实现53进制( 2)选定 S 2 = 作为初态L D ′ = S 54 =（ 00110110 ） B38利用整体置数法由74LS161构成 进制加法计数器如 构成53进制加法计数器如 利用整体置数法由 构成 LD′ = S = ） （ 图所示。 图所示。 154 BEP 1 CLK 计数脉冲 ETD0 D1 D2 D3 74LS161 C LDEP ETD0 D1 D2 D3 74LS161 C LD 1CLK RD Q0 Q1 Q2 Q3CLK RD Q0 Q1 Q2 Q31 0 1 01 1 0 0由74LS161构成的53进制加法计数器 构成的53进制加法计数器十进制数54对应的二进制数为0011 十进制数54对应的二进制数为对应的二进制数为 实现从0000 实现从到 0110的53进制计数器
0110的53进制计数器 396.3.2 计数器五 、移位寄存器型计数器移位寄存器型计数器的结构可表示为图所示的框 图形式。 图形式。反 馈 逻 辑 电 路 Q0 Q1 Q2D0D C1Q Q′D C1Q Q′D C1Q Q′D C1Q Q′Q3CLK 移位寄存器型计数器电路的一般结构其反馈电路的表达式为 D0 = F (Q0 , Q1 ,.....Qn ?1 ) 环形计数器是反馈函数中最简单的一种，其D0=Q3 环形计数器是反馈函数中最简单的一种，406.3.2 计数器1.环形计数器（P305） 环形计数器（ 环形计数器 ） 电路如图所示，将移位寄存器首尾相接， 电路如图所示，将移位寄存器首尾相接，则在时 钟脉冲信号作用下，数据将循环右移。 钟脉冲信号作用下，数据将循环右移。416.3.2 计数器此电路有几种无效循环， 注：此电路有几种无效循环，而且一旦脱 离有效循环， 离有效循环，则不会自动进入到有效循环 故此环形计数器不能自启动， 中，故此环形计数器不能自启动，必须 将电路置到有效循环的某个状态中。 将电路置到有效循环的某个状态中。 设初态为Q0Q1Q2Q3=1000,则其状态转换图为 设初态为 则其状态转换图为426.3.2 计数器加了反馈逻辑电路的能自启动的环形计数器的电路反馈逻辑电路D C1Q Q′Q0 D C1Q Q′Q1 D C1Q Q′Q2 D C1Q Q′Q3其状态方程为? ?Q0 ? ? ?Q1 ? ? ? ?Q 2 ? ? ?Q 3 ?CLK 能自启动的环形计数器电路= D0 = (Q0 + Q1 + Q2 )′ = D1 = Q0 = D2 = Q1 = D3 = Q 2436.3.2 计数器则可画出它的状态转换图为? ?Q 0 ? ? ?Q1 ? ? ? ?Q 2 ? ? ?Q 3 ?= D0 = (Q0 + Q1 + Q2 )′ = D1 = Q0 = D2 = Q1 = D3 = Q 211 00 100111010010 1.环形计数器结构简单，不需另加译码电路； 环形计数器结构简单，不需另加译码电路； 环形计数器结构简单 有效 循环 2.环形计数器的缺点是没有充分利用电路的 环形计数器的缺点是没有充分利用电路的 状态。 位移位寄存器组成的环形计数器只 状态。n位移位寄存器组成的环形计数器只 Q0Q1Q2Q3 11 用了n个状态 而电路共有2 个状态。 个状态， 0101 用了 个状态，而电路共有 n个状态。 011044环形计数器的特点优点: 优点: 电路结构简单 缺点: 缺点: 没有充分利用电路的状态位移位寄存器组成的环形计数器只用了n 用n位移位寄存器组成的环形计数器只用了n个状态456.3.2 计数器 2. 扭环形计数器环扭形计数器（也叫约翰逊计数器）， ），其 环扭形计数器（也叫约翰逊计数器），其D0=Q′3 ′其状态转换图为 此电路不能自启 动！！！466.3.2 计数器为了实现自启动，则将电路修改成如图所示电路 为了实现自启动，则将电路修改成如图所示电路。′ 其中D0 = ((Q1Q2 )′ ? Q3 )′D C1 CLKQ Q′Q0D C1Q Q′Q1D C1Q Q′Q2D C1Q Q′Q3可以自启动的扭环形计数器电路476.3.2 计数器Q0 Q1 Q2 Q Q′ Q3D C1 CLKQ Q′D C1Q Q′D C1Q Q′D C1可以自启动的扭环形计数器电路其状态转换表为00 100001111011011010Q0Q1Q2Q3001101111111010110110110486.3.2 计数器 扭环型计数器的特点a. n位移位寄存器构成的扭环型计数器的有效循环状态 位移位寄存器构成的扭环型计数器的有效循环状态 为2n个，比环形计数器提高了一倍 个 比环形计数器提高了一倍; b. 在有效循环状态中，每次转换状态只有一个触发器 在有效循环状态中， 改变状态，这样在将电路状态译码时不会出现竞争－ 改变状态，这样在将电路状态译码时不会出现竞争－ 冒险现象; 冒险现象 c. 虽然扭环型计数器的电路状态的利用率有所提高， 虽然扭环型计数器的电路状态的利用率有所提高， 但仍有(2 个状态没有利用。 但仍有 n－2n )个状态没有利用。 个状态没有利用49六、计数器的应用 2.序列信号发生器 2.序列信号发生器Y′ =∑i =07D′mi i在数字信号的传输和数字系统的测试中， 在数字信号的传输和数字系统的测试中 ，有时会用到 一组特定的串行数字信号， （ 一组特定的串行数字信号 ， 如 （ 时间顺序为 由左而右）等，这种串行数字信号叫做序列信号。 这种串行数字信号叫做序列信号。 由左而右） 序列信号发生器是能够循环产生一组或多组序列信号 的时序电路，它可以用计数器和数据选择器实现， 的时序电路 ，它可以用计数器和数据选择器实现 ，也 可采用带反馈逻辑电路的移位寄存器构成。 可采用带反馈逻辑电路的移位寄存器构成。50D0 = D1 = D2 = D4 = 1, D3 = D5 = D6 = D7 = 0 （时间顺序为由左而右） 时间顺序为由左而右）51D0 = D1 = D4 = 1, D2 = D3 = D5 = D6 = D7 = 0序列信号输出为 52序列信号发生器(计数器的应用） 序列信号发生器 计数器的应用） 计数器的应用试分析图所示电路的逻辑功能， 例、 试分析图所示电路的逻辑功能，要求写出电路的输 出序列信号，说明电路中JK触发器的作用 触发器的作用。 出序列信号，说明电路中 触发器的作用。D0 D1 D2 D3 C 1 K C1 J CLK Q Y Q′1EPET 74LS161 LD CLK RD Q0 Q1 Q2 Q3Y′ A2 A1 Y 74LS151A0 D0 D1 D2 D3 D4 D5 D6 D7S1536.3.4* 序列信号发生器 计数器的应用） 序列信号发生器(计数器的应用 计数器的应用）本例题是一序列信号发生器， 构成8进制 解：本例题是一序列信号发生器，74LS161构成 进制 构成 计数器，与74LS151构成序列信号输出网络，JK触发器 计数器， 构成序列信号输出网络， 触发器 构成序列信号输出网络 起输出缓冲作用，防止输出出现冒险现象。 起输出缓冲作用，防止输出出现冒险现象。其输出状态 表如下C ET 74LS161 LD 1 CLK R Q0 Q1 Q2 Q3 D EP D0 D1 D2 D3 Q Y Q′1K C1 J Y′ CLK2 AY1 A 74LS151 S 0 A D0 D1 D2 D3 D4 D5 D6 D71 54六、计数器的应用 3. 用计数器实现数字频率计55六、计数器的应用 3. 用计数器实现数字频率计56小结基本要求： 基本要求： 1. 掌握 掌握74160、 74161各管脚的功能； 各管脚的功能； 、 各管脚的功能 2. 掌握用 掌握用74160 、74161实现不同进制的 实现不同进制的 方法。 方法。 作业： 作业： P350 思考题和习题 6-12题、6-13题、6-14题、6-16题 题 题 题 题576.4 时序逻辑电路的设计方法6.4.1 同步时序逻辑电路的设计方法步骤： 步骤： 逻辑抽象， 一 、逻辑抽象，得出电路的状态转换图或状态转换表 1.分析给定的逻辑问题，确定输入变量、输出变量以 分析给定的逻辑问题， 分析给定的逻辑问题 确定输入变量、 及电路的状态数。通常取原因（或条件） 及电路的状态数。通常取原因（或条件）作为输入逻 辑变量，取结果作输出逻辑变量； 辑变量，取结果作输出逻辑变量； 2.定义输入、输出逻辑状态和每个电路状态的含义， 定义输入、输出逻辑状态和每个电路状态的含义， 定义输入 并将电路状态顺序编号； 并将电路状态顺序编号； 3.按照题意列出电路的状态转换表或画出电路的状态 3.按照题意列出电路的状态转换表或画出电路的状态 转换图。 转换图。586.4.1 同步时序逻辑电路的设计方法二、 状态化简若两个电路状态在相同的输入下有相同的输出， 若两个电路状态在相同的输入下有相同的输出， 并且转换到同样的一个状态去， 并且转换到同样的一个状态去，则称这两个状态为等 价状态。等价状态可以合并，这样设计的电路状态数 价状态。等价状态可以合并， 少，电路越简。 电路越简。三、 状态分配(状态分配也叫状态编码 状态分配也叫状态编码) 状态分配也叫状态编码a.确定触发器的数目 ； 确定触发器的数目n 确定触发器的数目 b.确定电路的状态数 ，应满足 n－1&M≤2n; 确定电路的状态数M 应满足2 － 确定电路的状态数 c.进行状态编码，即将电路的状态和触发器状态组合对 进行状态编码， 进行状态编码 应起来。 应起来。596.4.1 同步时序逻辑电路的设计方法 四 、选定触发器的类型，求出电路的状态方程、 选定触发器的类型，求出电路的状态方程、 驱动方程和输出方程a. 选定触发器的类型； 选定触发器的类型； b. 由状态转换图（或状态转换表）和选定的状态编码、 由状态转换图（或状态转换表）和选定的状态编码、 触发器的类型，写出电路的状态方程、 触发器的类型，写出电路的状态方程、驱动方程和输 出方程。 出方程。五 、根据得到的方程式画出逻辑图 六、 检查设计的电路能否自启动若电路不能自启动，则应采取下面措施： 若电路不能自启动，则应采取下面措施： a. 通过预置数将电路状态置成有效循环状态中； 通过预置数将电路状态置成有效循环状态中； b. 通过修改逻辑设计加以解决。 通过修改逻辑设计加以解决。606.4.1 同步时序逻辑电路的设计方法同步时序逻辑电路设计过程框图如图6.4.1所示。 同步时序逻辑电路设计过程框图如图6.4.1所示 6.4.1所示61JK触发器设计一个六进制同步计数器 触发器设计一个六进制同步计数器。 【例1】 用JK触发器设计一个六进制同步计数器。 】?(1)原始状态转换图 (1)原始状态转换图 逻辑抽象） （逻辑抽象）S000 S1 0 S2 0根据设计要求，设定状态， 根据设计要求，设定状态，画出 1 该状态图不需化简。 该状态图不需化简。 状态转换图。 状态转换图。S50S4 0S3(2)状态分配 (2)状态分配2n ?1&M ≤2n000 1 1010001 0010 0n=3取二进制自然码顺序 得到状态转换图。 得到状态转换图。010001162(3)求方程 (3)求方程100000 001 0 010 01010100011填次态卡诺图Q2*Q1*Q0*/C的卡诺图 的卡诺图Q 1Q 0 Q2 0 1 00001/0 101/001010/0 000/111100/0XXX/X10011/0XXX/X63Q2*Q1*Q0*/C的卡诺图 的卡诺图Q 1Q 0 Q2 0 1 00001/0 101/001010/0 000/1Q1 Q0 Q2 0 1 0011100/0 XXX/X0110011/0 XXX/X11 10Q2*的卡诺图0 1?0 01 X0 X64′ Q2 = Q ′2 Q 1 Q 0 + Q2 Q0Q2*Q1*Q0*/C的卡诺图 的卡诺图Q 1Q 0 Q2 0 1 00001/0 101/001010/0 000/1Q1 Q0 Q2 0 111100/010011/0XXX/X XXX/X00 01 11 10Q1*的卡诺图0 0?1 00 X1 X65′ Q1 = Q ′2 Q ′ Q0 + Q1Q0 1Q2*Q1*Q0*/C的卡诺图 的卡诺图Q1Q0 Q2 0 1Q0*的卡诺图00001/0 101/0Q2 0 101010/0 000/1Q1 Q0 0011100/010011/0XXX/X XXX/X01 11 101 10 0?0 X1 X′ Q0 = Q066Q2*Q1*Q0*/C的卡诺图 的卡诺图Q1Q0 Q2 0 1C的卡诺图 的卡诺图00001/0 101/0Q1 Q0 Q2 0 1 0001010/0 000/10111100/010011/0XXX/X XXX/X11 100 00 10 X0 X67C = Q2 Q 0′ Q2 = Q ′2 Q 1 Q 0 + Q2Q0?Q1?′ = Q ′2 Q ′ Q0 + Q1Q0 1?C = Q2 Q 0′ Q0 = Q0选用J、K触发器 选用 、 触发器根据 : Q = JQ ′ + K ′Q?J 2 = Q 1 Q 0 , K 2 = Q0J1 = Q′2 Q0 , K1 = Q068J 0 = 1, K 0 = 1(4)画逻辑图 (4)画逻辑图J 2 = Q 1Q 0 , K 2 = Q0J 1 = Q ′2 Q 0 , K 1 = Q 0C = Q 2Q 0J 0 = 1, K 0 = 1C 1J C1 1K CLK FF0 Q0 1J C1 1K FF1 Q1 1J C1 1K FF2 Q269(5)检查自启动 (5)检查自启动 将无效状态110和111分别代入状态方程和输 将无效状态110和111分别代入状态方程和输 110 出方程， 出方程，得0 0 110→ 111→ 000因为000是有效状态，所以电路能自启动。 因为000是有效状态，所以电路能自启动。 000是有效状态0 0 111 1 101 0 100 0 0 0 001 010 0 01111000070触发器完成“ 序列检测器设计。 【 例 2】 试用 触发器完成 “ 111”序列检测器设计。 】 试用JK触发器完成 序列检测器设计 若输入三个连续的1输出为 ，否则输出为0。 若输入三个连续的 输出为1，否则输出为 。(P319) 输出为建立原始状态图和原始状态表 该电路的输入变量为X， 代表输入串行序列，输出变量为Z， 该电路的输入变量为 ， 代表输入串行序列，输出变量为 ， 表示检测结果。 表示检测结果。 S0： 初始状态， 表示电路还没有收到 或连续的 。 初始状态， 表示电路还没有收到1或连续的 或连续的1。 S1： 表示电路收到了一个 的状态。 ? 表示电路收到了一个1的状态 的状态。 S2： 表示电路收到了连续两个 的状态。 ? 表示电路收到了连续两个1的状态 的状态。 S3： 表示电路收到了连续三个或三个以上 的状态。 表示电路收到了连续三个或三个以上1的状态 的状态。71输入X 输入 输出Z 输出画原始状态图110 110 0/0 0/0 1/11/0 S0 0/0 S3 1/1 0/0X/Z S1 1/0设电路开始处于初始状态为S 。 设电路开始处于初始状态为 0。 第一次输入1时 由状态 第一次输入 时，由状态S0转入 状态S 并输出0； 状态 1，并输出 ； 若继续输入1，由状态S 若继续输入1，由状态S1转入状 并输出0； 态S2，并输出 ； 如果仍接着输入1，由状态S2转 如果仍接着输入 ，由状态 入状态S 并输出1； 入状态 3，并输出 ； 此后若继续输入1， 此后若继续输入 ，电路仍停留 在状态S 并输出1。 在状态 3，并输出 。S2电路无论处在什么状 只要输入0， 态，只要输入 ，都应 回到初始状态， 回到初始状态，并输 出0，以便重新计数。 ，以便重新计数。72若两个电路状态在相同的输入 下有相同的输出， 下有相同的输出，并且转换到 同样的一个状态去， 同样的一个状态去， 则称这两个状态为等价状态。 则称这两个状态为等价状态。状态化简0/0 0/0 1/11/0 S0 0/0 S3 1/1 0/0X/Z S1 1/0S20/01/0 S0 0/0 0/0X/Z S1 1/0 S 2， S 3为等价态S2 1/173状态化简0/01/0 S0 0/0 0/0X/Z S1 1/0S2 1/10/0 S1 1/0 S2 X/Z0/0 S00/0 1/01/174状态分配 该时序电路共有三个状态，采用两个 触发器 触发器， 该时序电路共有三个状态，采用两个JK触发器， 取S0=00, S1=10，S2=11。 ， 。 X /Z 0/0 0/0 0/000 1/0 10 1/0 11 1/1填次态卡诺图Q1*Q0*/C的卡诺图 的卡诺图Q 1Q 0 X 0 1 0000/0 10/001XX/X XX/X1100/0 11/11000/0 11/075Q 1Q 0 X 0 1 0000/0 10/001XX/X XX/X1100/0 11/11000/0 11/0求状态方程和输出方程? ′ Q1 = XQ1 + XQ1 ? ′ Q0 = XQ1Q0 + XQ0J1 = X , K1 = X ′ J 0 = XQ1 , K 0 = X ′Z = XQ076检查自启动? ′ Q1 = XQ1 + XQ1 ? ′ Q0 = XQ1Q0 + XQ0Z = XQ01/0 00 0/0 0/0 0/0 01 0/0 1/1 1/0 1/1 117710X/Z Q1 Q0画出逻辑图? ′ Q1 = XQ1 + XQ1? ′ Q0 = XQ1Q0 + XQ0 J 0 = XQ1 , K 0 = X ′ Z = XQ0J1 = X , K1 = X ′Z X 1J C1 1K FF1 CLK Q1 1J C1 1K FF0 Q078*6.4.2 时序逻辑电路的自启动设计在前面的同步时序电路设计中， 在前面的同步时序电路设计中，电路的自启动检 查是在最后一步进行的，如果不能自启动， 查是在最后一步进行的，如果不能自启动，还要返回 来从新修改设计。 来从新修改设计。如果在设计过程中能够考虑自启动 的问题，就可以省略检查自启动这一步骤了。 的问题，就可以省略检查自启动这一步骤了。 例6.4.4 设计一七 进制计数器， 进制计数器，要求 它能够自启动。 它能够自启动。已 知该计数器的状态 转换图如图所示。 转换图如图所示。/0 001 /1 011 /0 111 /0 110Q1Q2 Q3/0 100 010/0101 /0 /C七进制计数器的状态转换图由所给的状态图得出电路状态转换表表6.4.1所示 解：由所给的状态图得出电路状态转换表表 所示79*6.4.2 时序逻辑电路的自启动设计 状态转化表001 /1 011 /0 111 /0 110 /0 100 /0 010 /0 101 /0 /CQ1Q2Q3* * Q1 Q2 Q3 Q1* Q2 Q3C 0 0 1 0 1 1 1 0 0 0 0 0 0 10 1 0 1 1 1 00 0 1 0 1 1 11 0 0 1 0 1 11 0 1 1 1 0 00 1 0 1 1 1 0七进制计数器的状态转换图次态的卡诺图为Q2Q3 Q1 0 1 00 01XXX/X 100/0 010/0 110/011001/0 011/110101/0 111/080*6.4.2 时序逻辑电路的自启动设计次态的卡诺图为Q2Q3 Q1 0 1Q2 Q1Q3000111001/0 011/1Q2 Q110101/0 111/0XXX/X 100/0 010/0Q2 Q1 Q3110/0Q381*6.4.2 时序逻辑电路的自启动设计Q2Q1 Q3Q2 Q1Q3Q2 Q1Q3则输出端的状态方程为?Q * = Q ′ Q + Q Q ′ = Q
Q 2 3 2 3 2 3 ? 1 ? * ?Q2 = Q1 ? * ?Q3 = Q2 ?由于进位信号是在011状态译出， 由于进位信号是在011状态译出，故输出方程为 011状态译出′ C = Q3Q2Q182*6.4.2 时序逻辑电路的自启动设计Q2Q1 Q3Q2 Q1Q3Q2 Q1Q3Q 2Q 3 00 01Q1 注意：在上述合并1中 如果将×项圈入，则当作1处 注意：在上述合并 中，如果将×项圈入，则当作 处 XXX/X 0 处理。 100/0 001/0 101/0 否则作0处理 这就是无形中给无效状态（ 理；否则作 处理。这就是无形中给无效状态（×）指定了次态。如果想电路自启动， 定了次态。如果想电路自启动，必须是无效状态的次 011/1 111/0 1 010/0 态应改为有效状态。 态应改为有效状态。 110/0 前面所得的电路状态方程都是没包含× 前面所得的电路状态方程都是没包含×，也就是将它 取成000,仍是无效状态，电路则不会自启动。即000态 仍是无效状态， 取成 仍是无效状态 电路则不会自启动。 态 的次态仍为000 的次态仍为831110*6.4.2 时序逻辑电路的自启动设计如果将×××取成有效状态则电路就会自启动。 如果将×××取成有效状态则电路就会自启动。若 ×××取成有效状态则电路就会自启动 000→010，则修改 2*的卡诺图，如下图 ，则修改Q 的卡诺图，Q2 Q3 Q2 Q1Q1Q3Q2 Q1Q3Q2 Q1Q2Q3Q3则电路的状态方程改为Q00 1 0 ×01 101 11 10 0 010/0 0 0 1 1 1001Q2*010/0?Q1 = Q2Q3 + Q2Q3 = Q2
Q3 ′ ′ ? 100/0 001/0 101/0 ? * ′ ′ ?Q2 = Q1 + Q2Q3 ? * 111/0 110/0 Q2 011/1 ?Q3 = ? 8401*1110*6.4.2 时序逻辑电路的自启动设计* ?Q1 = Q2 Q3 + Q2Q3 = Q2
Q3 (Q1 + Q1 ) ′ ′ ′ ? ′ ? = (Q2
Q3 ) ? Q1 + (Q2
Q3 )Q1 ? * ′ ′ ′ ′ ′ ?Q2 = Q1 + Q2 Q3 = Q1 (Q2 + Q2 ) + Q2 Q3 ? = (Q + Q ′ )Q ′ + Q Q 1 3 2 1 2 ? ?Q * = Q (Q ′ + Q ) = Q Q ′ + Q Q 2 3 3 2 3 2 3 ? 3若由JK触发器实现，驱动方程为： 若由 触发器实现，驱动方程为： 触发器实现K1 = (Q2
Q3 )′ ? J1 = Q2
Q3 ? ′ ′ ′ K 2 = Q1 ? J 2 = Q1 + Q3 = (Q1Q3 )′ ?J = Q ′ K 3 = Q2 2 ? 385*6.4.2 时序逻辑电路的自启动设计实现的电路如图所示C1JQ1JQ1JQC1 1K Q ′C1 1K Q′C1 1K Q′CLK逻辑电路图此电路是可以自启动的86*6.4.2 时序逻辑电路的自启动设计它的完整状态转换图 如图所示/0 001 /1 011 /0 111 /0 110Q1Q2Q3000 /0 /0 100 010 /0 101 /0 /C修改输出端逻辑式时，也可以修改其它两端， 注：修改输出端逻辑式时，也可以修改其它两端，这 视得到的状态方程最简而定。 视得到的状态方程最简而定。 注意：在无效状态不止一个的情况下， 注意：在无效状态不止一个的情况下，为保证电路能 够自启动， 够自启动，必须使每个无效状态都能直接或间接地转 为某一有效状态。 为某一有效状态。87小结基本要求： 基本要求： 掌握同步时序电路的设计方法。 掌握同步时序电路的设计方法。 作业： 作业： P354 题6-3388
第12章 时序逻辑电路 自测题一、填空题 1.时序逻辑电路按状态转换情况可分为 路两大类。 2.按计数进制的不同,可将计数器分为 3.用来累计和寄存输入脉冲个数...时序逻辑电路――60 进制同步计数器的实现及其改进...以内任意进制计数器,并采用 LED 数码管显示计数进制...第二十三次课 时序逻辑电... 暂无评价 42页 免费...构成 组合逻辑电路的基本单元是逻时序逻辑电路在实际中的应用 时序逻辑电路是一...计数器、 集成十进制计数器两大类, 其他进制计数器可由它们通过外 电路设计来...第 2 次课 第六章课堂讲授 6.1 时序逻辑电路教...同步时序逻辑电路的分析方法 分析七进制递增计数器。...第 1 次课 任意计数器的构成方法 课堂讲授 教时 ...4. 掌握二进制、十进制计数器的构成原理。能熟练应用集成计数器构成任意进制计数 器。 5. 掌握同步时序逻辑电路的设计方法。 6.2 自测题一、填空题 1.数字电路...同步时序逻辑电路设计_电子/电路_工程科技_专业资料。...开课学期 上课时间 至_ 年 学年_ _学期 月日 ...(2)要求用 D 触发器构成一个十进制同步加法计数器...二、时序逻辑电路实验题目 时序逻辑电路实验题目 逻辑 1.试用同步加法计数器 74LS161(或 74LS160)和二 4 输入与非门 74LS20 构成百以内任 意进制计数器,并...设计一个 24 进制计数器 任课教师 实验成绩 完成...使学生深入理解分立元件构成的时序逻辑电路设计过程; ...实验室用实物搭接时实现上述 1、2 中任意一种情况...HDL 语言设计时序逻辑电路的基本思路和方法,并对同 步二进制加法计数器、 加减可控计数器、 任意进制计数器 (以60进制计数器为例) 等进行逻辑电路设计和功能仿真...数字电子技术基础参考答案 第五章 第六章 时序逻辑电路【题 6.3】 分析图 P...【题 6.11】在图 P6.11 计数器电路,说明这是多少进制的计数器。十进制计数...
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