数字电路与逻辑设计；实验报告；简易电压表；姓名：；学院：；班级：；学号：；班内序号：；一、任务要求；设计并实现一个简易数字电压表，要求使用实验板上的；1、测量对象：1~2节干电池；2、AD参考电压：5V（根据实验室不同确定）；提高要求：；1、能够连续测量；二、系统设计；1、；设计思路；简易电压表的设计可分成五个模块设计：微控制器模块；时钟输入；模数AD_IN
数字电路与逻辑设计
简易电压表
班内序号：
一、 任务要求 设计并实现一个简易数字电压表，要求使用实验板上的串行AD芯片。 基本要求： 1、 测量对象：1~2节干电池。 2、 AD参考电压：5V（根据实验室不同确定）。 3、 用三位数码管显示测量结果，保留两位小数。 4、 被测信号超过测量范围有溢出显示并有声音提示。 5、 按键控制测量和复位。 提高要求： 1、 能够连续测量。 2、 自拟其他功能。 二、 系统设计 1、 设计思路 简易电压表的设计可分成五个模块设计：微控制器模块是核心，完成外部按键功能控制，接收ADS7816传入信号并完成数据处理，控制数码管送显，完成当测量值超出范围时控制蜂鸣器发声等功能；模数转化模块将AD_IN接收的模拟信号转化成12位二进制数，在控制器的控制下传入控制器；数码管显示模块完成电压值显示的功能；报警模块和防抖模块分别完成溢出蜂鸣器报警和按键防抖的功能。另外，微控制器，数码管显示及模数转换都需要提供时钟。通过状态转移实现连续测量。 2、 总体框图 时钟输入
模数AD_IN接收模拟电压值转化生成12位二进制数程序处理 转 换模控制转化进程 块 微控制器模块
数码管显示
按键控制蜂鸣器报警 防抖模块 报警模块
3、 分块设计 A、模数转换模块： CS：片选信号（低电平有效） DOUT：转化后输出信号DCLOCK：串行时钟输入
CS的下降沿用于启动转换和数据变换,CS有效后的最初1.5至2个转换周期内,ADS7816采样输入信号,此时输出引脚Dout呈三态。DCLK的第2个下降沿后,Dout使能并输出一个时钟周期的低电平的无效信号。在随后的12个DCLK周期中,Dout输出转换结果,其输出数据的格式是最高有效位(B11位)在前。当最低有效位(B0位)输出后,若CS变为高电位,则一次转换结束,Dout显三态。
若CS仍保持为低电平,则在随后的时钟周期中,Dout将以最低有效位在前的格式重复输出转换后的数据,其中第2次重复输出的最低有效位不再出现(与前一输出周期的最低有效位重叠),当最高有效位(B11位)重新出现后,Dout呈三态,以后的时钟序列对ADS7816不产生影响,仅当CS由高变为低后,ADS7816才启动下一个新的转换。 B、 数码器显示模块 时钟扫屏，控制数码管6个共阴极端中的其中三个依次显示，6个共阴极端由catn控制输出，当其中一个cat为低电平时，该数码管相应的段位就会亮。每个共阴极端由8段数码管AA,AB,AC,AD,AE,AF,AG,AP显示，其中AP表示小数点，高电平有效，显示字形如下表：
C、微控制器模块 此模块主要完成对ADS7816传来12位二进制数计算并转化为十进制数送显的功能。 算法为：首先将5V参考电压除以12位二进制所代表的十进制4095，得到分度值0.001221V，为了方便计算，将其扩大10000倍，即12.21V。12位二进制数分为低四位，中四位和高四位，并将低四位，中四位和高四位按从高位到低位的顺序依次连接，组成3个四位二进制数，它们分别代表十进制的0~15,16~240,241~3840，乘以分度值即代表0~184V,194~~46846V。将此时各段的二进数相加就得到实际电压放大10000倍后的值，通过一系列除法及取余的运算，分别送到数码管三个共阴极端显示。 另外实现了连续测量：将start，reset的状态分为四种00，01，11，10，其中01，10为可测状态，00，11为不可测状态。start，reset状态的改变使上述四种状态转移循环，从而实现了连续测量。 start=1
start=0 10 11 00 01
reset=0 D、 防抖模块 由于机械触点的弹性作用，一个按键开关在闭合及断开的瞬间必然伴随着一连串的抖动，为了使微控制器对一次按键动作只确认一次，消除抖动的影响。 E、 报警模块 当所测电压超过2.5V，蜂鸣器报警。 三、仿真波形及波形分析 ad_clk：ADS7816串行时钟输入 ad_cs：ADS7816片选信号，低电平有效 alert：蜂鸣器信号，高电平有效 cat0~cat5：数码管共阴极端，低电平有效 clk：主时钟 dat：ADS7816 12位二进制数输出 op0~op7：八段数码管 reset：复位控制信号，高电平有效 start：开始测量信号，高电平有效 在ad_cs有效后ad_clk的第三个时钟下降沿ADS7816输出数据开始送显，按下复位键，输出显示“0.00”，当再次按下开始键，可连续测量，如果测量超出一定范围，alert变为高电平，输出显示“―――”。
四、源程序
use ieee.std_logic_1164. useieee.std_logic_arith. useieee.std_logic_unsigned.
entity VM is port( clk,reset,dat:instd_ ad_clk,ad_cs,alert:outstd_ op:outstd_logic_vector(7 downto 0); cat:outstd_logic_vector(5 downto 0); start:instd_logic
); end VM;
architecture a of VM is 三亿文库包含各类专业文献、中学教育、行业资料、高等教育、各类资格考试、专业论文、幼儿教育、小学教育、生活休闲娱乐、16数字电路与逻辑设计简易电压表实验报告等内容。　
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