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实验二触发器实现波形整形及脉冲延时的研究(可编辑)
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实验二触发器实现波形整形及脉冲延时的研究—2
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内容提示：实验二触发器实现波形整形及脉冲延时的研究—2
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楼主??[求助]?
关于D触发器实现延迟的问题
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总积分:120分
发表于 10:23
本人最近在做一个算法的研究，其中用到了一个算法，
输入32bit的有符号数据，如图2所示，经过一个d触发器后节点1的数据应该是输入数据延迟一个时钟周期后的数据，节点2应该是节点1数据再延迟一个时钟周期的数据，然后将节点2的数据返回给加法器，同时通过加法器还有输入数据和加法器经过后的数据延迟一个周期后反馈的数据，具体的逻辑关系如表2所示。
我现在有两个问题，首先是，我做了一个时钟边沿触发器，想要的效果是通过它的数据会有一个时钟周期的延迟，具体代码如下：
`timescale 1ns / 1ps
module Delay_flip_flop(
? ? clk_in,
? ? rst_n,
? ? data_in,
? ? data_delay_out
input clk_//100M时钟输入
input rst_n;//低电平有效的异步复位
input data_//32位有符号数据输入
output data_delay_//经时钟上升沿触发的延迟输出
parameter DATAIN_WIDTH = 32;
wire signed [DATAIN_WIDTH-1:0] data_
reg signed [DATAIN_WIDTH-1:0] data_delay_
always@(posedge clk_in or negedge rst_n)
? ? if(~rst_n)
? ? ?begin
? ? ? ? data_delay_out &= 0;
? ? ?begin
? ? ? ? data_delay_out &= data_
但是仿真之后的波形看来，数据并没有延迟，而是在同一个时钟上升沿就触发输出了，仿真波形图如下
可以看到在节点1的数据并没有延迟一个时钟周期。这是为什么？
第二个问题，就是我的加法器为什么没有实现加法操作？
我的加法器代码如下
`timescale 1ns / 1ps
module ADD_3(
? ? clk_in,
? ? rst_n,
? ? data_in_A,
? ? data_in_B,
? ? data_in_C,
? ? data_out
input clk_
input rst_n;
input data_in_A;
input data_in_B;
input data_in_C;
output data_
parameter DATAIN_WIDTH = 32;
parameter DATAIN_WIDTH_A = 33;
parameter DATAOUT_WIDTH = 33;
wire signed [DATAIN_WIDTH_A-1:0] data_in_A;
wire signed [DATAIN_WIDTH-1:0] data_in_B;
wire signed [DATAIN_WIDTH-1:0] data_in_C;
reg signed [DATAIN_WIDTH_A-1:0] data_in_A_
reg signed [DATAIN_WIDTH-1:0] data_in_B_
reg signed [DATAIN_WIDTH-1:0] data_in_C_
reg signed [DATAOUT_WIDTH-1:0] data_
always@(posedge clk_in or negedge rst_n)
? ? if(~rst_n)
? ? ?begin
? ? ? ? data_in_A_reg &= 0;
? ? ? ? data_in_B_reg &= 0; ?
? ? ? ? data_in_C_reg &= 0; ?
? ? ? ? data_out &= 0;
? ? ?begin
? ? ? ? data_in_A_reg &= data_in_A;
? ? ? ? data_in_B_reg &= data_in_B; ?
? ? ? ? data_in_C_reg &= data_in_C; ? ? ? ?
? ? ? ? data_out &= data_in_A_reg+data_in_B_reg-data_in_C_
// ? ? ? ?data_out &= data_in_A+data_in_B-data_in_C;
我用的软甲是xilinx的vivado 2014.4开发套件
我的顶层例化模块如下：
`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
(* keep_hierarchy="yes" *) module top(
? ? clk_in,
? ? rst_n,
? ? data_in,
? ? data_out,
? ? //test
? ? data_delay_out_1,
? ? data_delay_out_2,
? ? add_out_A ? ?
input clk_//100M时钟输入
input rst_n;//低电平有效的异步复位
input data_//32位有符号数据输入
output data_
output data_delay_out_1;//node 1
output data_delay_out_2;//node 2
output add_out_A;//node A
parameter DATAIN_WIDTH = 32;
parameter DATAOUT_WIDTH = 33;
wire signed [DATAIN_WIDTH-1:0] data_
wire signed [DATAOUT_WIDTH-1:0] data_
/////////输出节点1的D触发器/////////
wire signed [DATAIN_WIDTH-1:0] data_delay_out_1;
(* keep_hierarchy="yes" *) Delay_flip_flop delay_1(
? ? .clk_in(clk_in),
? ? .rst_n(rst_n),
? ? .data_in(data_in),
? ? .data_delay_out(data_delay_out_1)
// ? ?.data_delay_out_wire(data_delay_out_1)
/////////输出节点2的D触发器/////////
wire signed [DATAIN_WIDTH-1:0] data_delay_out_2;
(* keep_hierarchy="yes" *) Delay_flip_flop_2 delay_2(
? ? .clk_in(clk_in),
? ? .rst_n(rst_n),
? ? .data_in(data_delay_out_1),//节点1触发器的输出作为节点2触发器的输入
// ? ?.data_delay_out(data_delay_out_2)
? ? .data_delay_out_wire(data_delay_out_2)
? ? ); ? ??
/////////加法器例化操作/////////////
wire signed [DATAOUT_WIDTH-1:0] add_out_A;
(* keep_hierarchy="yes" *) ADD_3 ADD_3(
? ? .clk_in(clk_in),
? ? .rst_n(rst_n),
? ? .data_in_A(data_out),
? ? .data_in_B(data_in),
? ? .data_in_C(data_delay_out_2),
? ? .data_out(add_out_A)
/////////输出节点3的D触发器/////////
(* keep_hierarchy="yes" *) Delay_flip_flop_A delay_3(
? ? .clk_in(clk_in),
? ? .rst_n(rst_n),
? ? .data_in(add_out_A),
? ? .data_delay_out_A(data_out)
? ? ); ? ? ?
我的模块之间关系如下
其中Delay_flip_flop，Delay_flip_flop_2，Delay_flip_flop_A这三个模块相同，只是做了区分
1楼??[求助]?
我也遇到这个问题想不通
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总积分:105分
发表于 22:35
请问你解决了没？想请教一下，我也是这块想不通，导致整个时序理解不到位，谢谢
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