求助，MODELSIM仿真输出为红线U-电子产品世界论坛
求助，MODELSIM仿真输出为红线U
用DSP-BUILDER在SIMULINK中生成模块（只加输入和输出的24位ALTBUS，中间无任何器件模块，仅为了测试MODELSIM仿真），然后用SIGNAL COMPILER输出VHDL文件，打开MODELSIM将其编译，然后用VERILOG写了TESTBENCH，但运行前仿真时，输出无信号（为红线U）。求救！！TESTBENCH是找例子改的，小弟初来乍到，请大家多批评指教
（以下是SIGNAL COMPILER生成HDL文件和用VERILOG写的TESTBENCH）
-- This file is not intended for synthesis, is is present so that simulators
-- see a complete view of the system.
-- You may use the entity declaration from this file as the basis for a
-- component declaration in a VHDL file instantiating this entity.
library IEEE;
use IEEE.std_logic_1164.
use IEEE.NUMERIC_STD.
entity firdigital1 is
&&Clock : in std_
&&aclr : in std_
&&firdigital1_Subsystem_Output : out std_logic_vector(33-1 downto 0);
&&firdigital1_Subsystem_Output1 : out std_logic_vector(24-1 downto 0);
&&firdigital1_Subsystem_Xin : in std_logic_vector(24-1 downto 0)
end entity firdigital1;
architecture rtl of firdigital1 is
component firdigital1_GN is
&&Clock : in std_
&&aclr : in std_
&&firdigital1_Subsystem_Output : out std_logic_vector(33-1 downto 0);
&&firdigital1_Subsystem_Output1 : out std_logic_vector(24-1 downto 0);
&&firdigital1_Subsystem_Xin : in std_logic_vector(24-1 downto 0)
end component firdigital1_GN;
firdigital1_GN_0: if true generate
&inst_firdigital1_GN_0: firdigital1_GN
&&port map(Clock =& Clock, aclr =& aclr, firdigital1_Subsystem_Output =& firdigital1_Subsystem_Output, firdigital1_Subsystem_Output1 =& firdigital1_Subsystem_Output1, firdigital1_Subsystem_Xin =& firdigital1_Subsystem_Xin);
TESTBENCH:
&//module_item
&reg [23:0] firdigital1_subsystem_
&wire [32:0] firdigital1_subsystem_
&wire [23:0] firdigital1_subsystem_output1;
firdigital1 dut(.clock(clock),
.aclr(aclr),
.firdigital1_subsystem_xin(firdigital1_subsystem_xin),
.firdigital1_subsystem_output(firdigital1_subsystem_output),
.firdigital1_subsystem_output1(firdigital1_subsystem_output1));
initial begin
clock = 0;
forever #2 clock = ~
initial begin
firdigital1_subsystem_xin = 5'b00000;
firdigital1_subsystem_xin = 5'b00001;
firdigital1_subsystem_xin = 5'b00000;
firdigital1_subsystem_xin = 5'b00001;
initial begin
& $timeformat(-3,1,&ms&,12);
$display(& Time Clk Rst Ld SftRg Data Sel&);
不知道你的功能，不好检查。
红色表示未知X，可能是没驱动，也可能是多驱动。
最好把dut中的所有信号都拿出来看。从源头上检查
请教ACLR应该怎么设置，怎么驱动输出？
Aclr，从名称上看是异步清零，高电平有效。
所以一般是先赋0，一段时间后赋1，然后再给别的激励。
另外如果你的Timesclae是1ns，那么你的#2可能太短了
多谢，多谢，我试试
不知道是否真的解决了？
没有解决，依然如故。。。唉
老版，您用过DSP-BUILDER么？是不是SIGNAL COMPILER生成的HDL语言文件真的可用啊？我在怀疑
难不成要我直接对我设计的16阶FIR滤波器VERILOG或者VHDL编程？
后来我把timescale设置为1ms，精度10ns了
编译DSP BUILDER自动生成的HDL文件是不是要编译所有的文件，还是就那个模型文件？
没用过DSP-BUILDER.
你可以直接调用MEGACore 中的FIR IP。很方便的。
但没有license，不能离线用
编译图中几个文件时发现我没加ALTERA库和DSP_BUILER的库
添加上后尝试，还是不行，线条编程蓝色，显示ZZZZZZZZZ（HIZ）
继续尝试。。。
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关注微信公众号为什么用vhdl语言编好程序后，用modelsim仿真的时候，值（value）都是U，波形都是红线··_百度知道
为什么用vhdl语言编好程序后，用modelsim仿真的时候，值（value）都是U，波形都是红线··
刚学的VHDL语言，用quartus10.1写好一个3-8译码器后，经过start compilation =&start
test bench templte writer,生成了.vho和.vht2个文件，然后调用modelsim仿真，可是出现的只有红线，是不是少了什么激励信号啊？如果是的话应该怎样用VHDL写这个激励信...
采用的芯片是max7000s的epm7128slc84-5
我有更好的答案
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY decoder_tb ISEND ENTITY;ARCHITECTURE behaviour OF decoder_tb IS
COMPONENT decoder ISPORT(a,b,c,e1,e2,e3 : IN STD_LOGIC;
: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END COMPONENT;--定义测试信号SIGNAL a,b,c,e1,e2,e3 : STD_LOGIC;SIGNAL y
: STD_LOGIC_VECTOR(7 DOWNTO 0);BEGIN
U1: decoder PORT MAP(a,b,c,e1,e2,e3,y);--元件实例化
test_vector:PROCESS--测试进程 BEGIN
e1&='0';
e2&='0';
e3&='1';
a&='1';--测试输入101
b&='0';
c&='1';
WAIT FOR 100--等待一段时间变换测试向量，这样才能在波形图中看到输出
a&='0';--测试输入011
b&='1';
c&='1';
WAIT FOR 1000
END PROCESS;END--百度一把testbench就能找到很多教写testbench的文章
采纳率：56%
在MODELSIM中红线的意思是未知值。您可以给它赋一个初值，它就有值了。寄存器是二值逻辑，0或者1线网型除去0或者1还有高阻态Z。其它强0强1态什么的就不说了，最好去查阅相关资料
仿真的时候，你的module里面所有用到的input都需要给激励；不然就会是红线（unknown）仿真：写一个testbench，在里面对需要的input添加激励
那怎样添加激励呢，也就是这个testbeach怎样写，比如说这个38译码器的激励
大概说一下：你在testbench里面对你design的input赋值，然后将其连到design里面你学习VHDL的资料里面应该有参考，你看看
悲剧的是我看的资料上面都是怎样写源文件的，关于仿真的都是quartus9.0版本里面的，那个版本自带仿真的，可我现在又下不到那个版本，能不能用VHDL写一下这个38译码器的testbech让我参考一下···
我用的是VerilogHDL，不过我可以用VHDL大概写一下给你稍后发给你吧
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