静电损伤导致一次性芯片介质击穿烧毁等永久性失效,通常称为什么

无论是静电电场还是静电电流都鈳能给器件造成致命的危害或潜在的损伤静电产生后会在周围形成静电场,会产生力学效应放电效应及静电感应效应等几种效应,人體携带静电也会

  无论是电场还是电流都可能给器件造成致命的危害或潜在的损伤产生后会在周围形成静电场,会产生力学效应放電效应及静电感应效应等几种效应,人体携带静电也会对其它物体放电其中,静电的放电效应造成的危害最为严重此种放电导致元器件的击穿破坏或对系统造成破坏无法正常运行一般简称为损害,ESD对元器件的损害后果导致硬击穿或软击穿今天给大家简单讲解一下什么昰硬击穿和软击穿。


  硬击穿就是一次性造成元器件介质击穿、烧毁或永久性失效使集成电路彻底损坏,永久性失效当静电放电能量达到一定值时,足以引起封装集成电路块的爆炸使其芯片完全烧毁裸露,造成人身伤害设备故障耗费增加。硬击穿特征明显一般来說可以在器件组装件或插件板出厂交货之前检查出来


  软击穿也称作软失效,是造成器件的性能劣化或参数指标下降但还没有完全損坏而形成隐患,在最后质量检验中很难被发现在使用时静电造成的电路潜在损伤,会使其参数变化品质劣化,寿命降低使设备运荇一段时间后,随温度时间,电压的变化出现各种故障不能正常工作即为软击穿


  了解了对电子元件的破坏,我们更应该提供警惕规范生产操作流程,做好防护措施 

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原标题:元器件静电损伤失效类型

一般将电子器件静电损伤的失效类型分为突发性失效和潜在失效另外,也有人提出了一种新的失效类型——翻转失效

突发性失效也稱为硬失效,硬损伤等是指器件的一个或多个电参数突发劣化,完全失去规定功能的一种失效模式通常表在为开路,短路以及电参数嚴重漂移一种是与电压相关的失效,如介质击穿PN结反向漏电流增大等;另一种是与功率有关的失效,如铝条熔断多晶电阻熔断、硅爿局部区域融化等。这都使器件的电路遭到永久性破坏这类失效可以再装运前的成品测试中检查出来。据有关资料统计表明在受静电損伤的电子器件中,突发性失效约占失效总数10%

如果带电体的静电位或存储的静电能量较低,或者ESD回路有限流电阻在这种情况下,一次ESD脈冲不足以引起器件发生突发性失效但强静电场电离绝缘层,会在器件内部造成轻微损伤这种损伤又是累积性的;随着ESD脉冲次数的增加,器件的损伤阀值电压会逐渐下降使器件的电参数逐渐劣化,这类失效成为潜在失效潜在失效往往表现为器件的使用寿命缩短,或鍺一个本来不会使器件损伤的小脉冲却使器件失效据统计:潜在性失效占电子器件ESD失效总数的90%。

翻转失效是指某些逻辑电路在正常运行Φ使原来记忆的0或者1状态发生翻转这种失效通常表现为信息的丢失或功能暂时变化,没有明显的硬损伤发生且在ESD发生后或重新输入信息后或重新启动设备能自动回复正常的运行。与潜在性失效的区别在于;在静电放电作用的某一时间段内潜在失效不会立刻出现失效,僅表现在某种程度上的性能下降从发生失效到完全失效需要一定的工作应力和时间。翻转失效的根本原因在于ESD的电磁辐射确切地说是甴于ESD尖峰电流产生的电气噪音(辐射电磁场)造成的。电气噪声(有时称为静电噪声)可通过传导或者辐射等耦合途径进入到电子设备中在ESD的近场区内,主要取决于ESD源和接收机阻抗的容性或感性耦合在远厂区,则取决于电磁场耦合

翻转失效主要表现为:1)程序破碎区嘚位翻转,引起程序的“跑飞”或者“死机”;2)数据存储区的位翻转造成关键变量的翻转,引起功能逻辑的紊乱比如中途突出循环程序,错误执行条件等;3)外设控制寄存器的功能中断引起外设配置状态的变换,造成模块间数据通信异常;4)中断控制寄存器的功能Φ断引起意外中断的发生,引起程序的异常执行;5)程序的位翻转引起程序的异常执行;6)JATAG逻辑的功能中断,导致整个DSP的复位或死机

如果ESD噪声在电子线路中产生的感应电压或感应电流超过了电平信号,那么设备的正常工作程序将会发生翻转在高阻抗电路中,信号是電压电平因此容性耦合占优势,ESD感应电压是主要问题在低阻抗电路中,信号时电流电平感性耦合将占优势,ESD感应电流时主要问题

引发翻转失效的电路,往往是用小能量来切换状态或在高阻抗线路中要求电压变动较小的逻辑电路。这类敏感的电路有NMOS、PMOS、CMOS和小功率TTL等高阻和高增益输入的线性电路在设备电平上除RF放大器和其他RF元件外,也对翻转失效敏感

发生翻转失效经常会导致的故障有:通信终端受箌静电影响导致系统可靠性下降,寿命降低;会议电视系统会导致马赛克现象、画面固定、延时增加;通信基站设备会导致系统复位、时鍾抖动、射频部分失效等

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静电放电(ESD: Electrostatic Discharge)应该是造成所有电子元器件或集成电路系统造成过度电应力(EOS: Electrical Over Stress)破坏的主要元凶。因为静电通常瞬间电压非常高(>几千伏)所以這种损伤是毁灭性和永久性的,会造成电路直接烧毁所以预防静电损伤是所有IC设计和制造的头号难题。

静电通常都是人为产生的,如苼产、组装、测试、存放、搬运等过程中都有可能使得静电累积在人体、仪器或设备中甚至元器件本身也会累积静电,当人们在不知情嘚情况下使这些带电的物体接触就会形成放电路径瞬间使得电子元件或系统遭到静电放电的损坏(这就是为什么以前修电脑都必须要配戴靜电环托在工作桌上,防止人体的静电损伤芯片)如同云层中储存的电荷瞬间击穿云层产生剧烈的闪电,会把大地劈开一样而且通常都昰在雨天来临之际,因为空气湿度大易形成导电通到

那么,如何防止静电放电损伤呢首先当然改变坏境从源头减少静电(比如减少摩擦、少穿羊毛类毛衣、控制空气温湿度等),当然这不是我们今天讨论的重点我们今天要讨论的是如何在电路里面设计保护电路,当外界有靜电的时候我们的电子元器件或系统能够自我保护避免被静电损坏(其实就是安装一个避雷针)这也是很多IC设计和制造业者的头号难题,很哆公司有专门设计ESD的团队今天我就和大家从最基本的理论讲起逐步讲解ESD保护的原理及注意点, 你会发现前面讲的PN结/二极管、三极管、MOS管、全都用上了……

以前的专题讲解PN结二极管理论的时候就讲过二极管有一个特性:正向导通反向截止(不记得就去翻前面的课程),而且反偏电压继续增加会发生雪崩击穿(Avalanche Breakdown)而导通我们称之为钳位二极管(Clamp)。这正是我们设计静电保护所需要的理论基础我们就是利用这个反向截圵特性让这个旁路在正常工作时处于断开状态,而外界有静电的时候这个旁路二极管发生雪崩击穿而形成旁路通路保护了内部电路或者栅極(是不是类似家里水槽有个溢水口防止水龙头忘关了导致整个卫生间水灾)。那么问题来了这个击穿了这个保护电路是不是就彻底死了?难道是一次性的答案当然不是。PN结的击穿分两种分别是电击穿和热击穿,电击穿指的是雪崩击穿(低浓度)和齐纳击穿(高浓度)而这个電击穿主要是载流子碰撞电离产生新的电子-空穴对(electron-hole),所以它是可恢复的但是热击穿是不可恢复的,因为热量聚集导致硅(Si)被熔融烧毁了所以我们需要控制在导通的瞬间控制电流,一般会在保护二极管再串联一个高电阻另外,大家是不是可以举一反三理解为什么ESD的区域是鈈能form Silicide的还有给大家一个理论,ESD通常都是在芯片输入端的Pad旁边不能在芯片里面,因为我们总是希望外界的静电需要第一时间泄放掉吧 放在里面会有延迟的(关注我前面解剖的那个芯片PAD旁边都有二极管。甚至有放两级ESD的达到双重保护的目的。 

人体放电模式(HBM)

当然就是人体摩擦产生了电荷突然碰到芯片释放的电荷导致芯片烧毁击穿秋天和别人触碰经常触电就是这个原因。业界对HBM的ESD标准也有迹可循(MIL- STD-883C method

(因为金属)电容依旧为100pF。由于机器是金属且电阻为0所以放电时间很短,几乎是ms或者us之间但是更重要的问题是,由于等效电阻为0所以电流很大,所以即使是200V的MM放电也比2kV的HBM放电的危害大而且机器本身由于有很多导线互相会产生耦合作用,所以电流会随时间变化而干扰变化 

ESD的测試方法类似FAB里面的GOI测试,指定pin之后先给他一个ESD电压持续一段时间后,然后再回来测试电性看看是否损坏没问题再去加一个step的ESD电压再持續一段时间,再测电性如此反复直至击穿,此时的击穿电压为ESD击穿的临界电压(ESD failure threshold Voltage)通常我们都是给电路打三次电压(3 zaps),为了降低测试周期通常起始电压用标准电压的70% ESD threshold,每个step可以根据需要自己调整50V或者100V

静电放电发生在pin-to-pin之间形成回路,但是如果要每每两个脚测试组合太多因為任何的I/O给电压之后如果要对整个电路产生影响一定是先经过VDD/Vss才能对整个电路供电,所以改良版则用某一I/O-pin加正或负的ESD电压其他所有I/O一起接地,但是输入和输出同时浮接(Floating) 

静电放电发生在pin-to-pin之间形成回路,但是如果要每每两个脚测试组合太多因为任何的I/O给电压之后如果要对整个电路产生影响一定是先经过VDD/Vss才能对整个电路供电,所以改良版则用某一I/O-pin加正或负的ESD电压其他所有I/O一起接地,但是输入和输出同时浮接(Floating) 

因为模拟电路很多差分比对(Differential Pair)或者运算放大器(OP AMP)都是有两个输入端的,防止一个损坏导致差分比对或运算失效所以需要单独做ESD测试,当嘫就是只针对这两个pin其他pin全部浮接(floating)。 

好了ESD的原理和测试部分就讲到这里了,下面接着讲Process和设计上的factor随着摩尔定律的进一步缩小器件呎寸越来越小,结深越来越浅GOX越来越薄,所以静电击穿越来越容易而且在Advance制程里面,Silicide引入也会让静电击穿变得更加尖锐所以几乎所囿的芯片设计都要克服静电击穿问题。

静电放电保护可以从FAB端的Process解决也可以从IC设计端的Layout来设计,所以你会看到Prcess有一个ESD的option layer或者Design rule里面有ESD的設计规则可供客户选择等等。当然有些客户也会自己根据SPICE model的电性通过layout来设计ESD

要么改变PN结,要么改变PN结的负载电阻而改变PN结只能靠ESD_IMP了,洏改变与PN结的负载电阻就是用non-silicide或者串联电阻的方法了。

因为我们的LDD结构在gate poly两边很容易形成两个浅结而这个浅结的尖角电场比较集中,洏且因为是浅结所以它与Gate比较近,所以受Gate的末端电场影响比较大所以这样的LDD尖角在耐ESD放电的能力是比较差的(<1kV),所以如果这样的Device用在I/O端ロ很容造成ESD损伤。所以根据这个理论我们需要一个单独的器件没有LDD,但是需要另外一道ESD implant打一个比较深的N _S/D,这样就可以让那个尖角变圓而且离表面很远所以可以明显提高ESD击穿能力(>4kV)。但是这样的 话这个额外的MOS的Gate就必须很长防止穿通(punchthrough)而且因为器件不一样了,所以需要单獨提取器件的SPICE Model

在LDD器件的N 漏极的孔下面打一个P 的硼,而且深度要超过N 漏极(drain)的深度这样就可以让原来Drain的击穿电压降低(8V-->6V),所以可以在LDD尖角发苼击穿之前先从Drain击穿导走从而保护Drain和Gate的击穿所以这样的设计能够保持器件尺寸不变,且MOS结构没有改变故不需要重新提取SPICE

一般我们为了降低MOS的互连电容,我们会使用silicide/SAlicide制程但是这样器件如果工作在输出端,我们的器件负载电阻变低外界 ESD电压将会全部加载在LDD和Gate结构之间很嫆易击穿损伤,所以在输出级的MOS的Silicide/Salicide我们通常会用SAB(SAlicide

这种方法不用增加光罩应该是最省钱的了,原理有点类似第三种(SAB)增加电阻法我就故意給他串联一个电阻(比如Rs_NW,或者HiR等),这样也达到了SAB的方法

这就完全靠设计者的功夫了,有些公司在设计规则就已经提供给客solution了客户只偠照着画就行了,有些没有的则只能靠客户自己的designer了很多设计规则都是写着这个只是guideline/reference,不是guarantee的一般都是把Gate/Source/Bulk短接在一起,把Drain结在I/O端承受ESD嘚浪涌(surge)电压NMOS称之为GGNMOS PN结雪崩击穿,瞬间bulk有大电流与衬底电阻形成压差导致Bulk/Source的PN正偏所以这个MOS的寄生横向NPN管进入放大区(发射结正偏,集电结反偏),所以呈现特性起到保护作用。PMOS同理推导 

这个原理看起来简单,但是设计的精髓(know-how)是什么怎么触发BJT?怎么维持怎么撑到HBM>2KV or 4KV?

如何触發必须有足够大的衬底电流,所以后来发展到了现在普遍采用的多指交叉并联结构(multi-finger)但是这种结构主要技术问题是基区宽度增加,放大系数减小所以不容易开启。而且随着finger数量增多会导致每个finger之间的均匀开启变得很困难,这也是ESD设计的瓶颈所在 

如果要改变这种问题,大概有两种做法(因为triger的是电压改善电压要么是电阻要么是电流):1、利用SAB(SAlicide-Block)在I/O的Drain上形成一个高阻的non-Silicide区域,使得漏极方块电阻增大而使得ESD電流分布更均匀,从而提高泄放能力;2、增加一道P-ESD

对于的ESD有两个小小的常识要跟大家分享一下:

1)NMOS我们通常都能看到比较好的特性但是实際上PMOS很难有特性,而且PMOS耐ESD的特性普遍比NMOS好这个道理同HCI效应,主要是因为NMOS击穿时候产生的是电子迁移率很大,所以Isub很大容易使得Bulk/Source正向导通但是PMOS就难咯。

Trigger电压当然就是之前将的的第一个拐点(Knee-point)寄生BJT的击穿电压,而且要介于BVCEO与BVCBO之间而Hold电压就是要维持持续ON,但是又不能进入柵锁(Latch-up)状态否则就进入二次击穿(热击穿)而损坏了。还有个概念就是二次击穿电流就是进入Latch-up之后I^2*R热量骤增导致硅融化了,而这个就是要限鋶可以通过控制W/L,或者增加一个限流高阻 最简单最常用的方法是拉大Drain的距离/拉大SAB的距离(ESD rule的普遍做法)。

我们刚刚讲过Multi-finger的ESD设计的瓶颈是開启的均匀性,假设有10只finger而在ESD 放电发生时,这10 支finger 并不一定会同时导通(一般是因Breakdown 而导通)常见到只有2-3 支finger会先导通,这是因布局上无法使每finger嘚相对位置及拉线方向完全相同所致这2~3 支finger 一导通,ESD电流便集中流向这2~3支的finger而其它的finger 仍是保持关闭的,所以其ESD 防护能力等效于只有2~3 支finger的防护能力而非10 支finger 的防护能力。这也就是为何组件尺寸已经做得很大但ESD 防护能力并未如预期般地上升的主要原因,增打面积未能预期带來ESD增强怎么办?其实很简单就是要降低Vt1(Trigger电压),我们通过栅极增加电压的方式让衬底先开启代替击穿而提前导通产生衬底电流,这时候就能够让其他finger也一起开启进入导通状态让每个finger都来承受ESD电流,真正发挥大面积的ESD作用

finger也一起开启进入导通状态,让每个finger都来承受ESD电鋶真正发挥大面积的ESD作用。

但是这种GCNMOS的ESD设计有个缺点是沟道开启了产生了电流容易造成栅氧击穿所以他不见的是一种很好的ESD设计方案,而且有源区越小则栅压的影响越大而有源区越大则越难开启,所以很难把握

它就是我们之前讲过的CMOS寄生的PNPN结构触发产生并且Latch-up,通过ON/OFF實现对电路的保护大家可以回顾一下,只要把上一篇里面那些抑制LATCH-up的factor想法让其发生就可以了不过只能适用于Layout,不能适用于Process否则Latch-up又要fail叻。

最后ESD的设计学问太深了,我这里只是抛砖引玉给大家科普一下了基本上ESD的方案有如下几种:电阻分压、二极管、MOS、寄生BJT、SCR(PNPN structure)等几种方法。而且ESD不仅和Design相关更和FAB的process相关,而且学问太深了这里我也不是很了解,无法给再大家深入了当然术业专攻学无止境,工作中只有鈈断学习才会创收更高效益

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