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(最多只允许输入30个字)FPGA开发板
如何实现远程FPGA版本更新和重启？
　　电子发烧友网核心提示：如今，大多数通讯系统均将FPGA作为其产品解决方案，且已有大量FPGA应用到通讯系统之中。为了达到降低系统维护的成本的目的，我们就需要实现FPGA远程更新重启系统的功能。本文将以Xilinx VIRTEX-6 FPGA开发板为例，给大家介绍FPGA远程更新重启系统的整个配置过程。
　　FPGA加载主要分为2大类，一类是主动模式（master）另一类是从模式（slave）。在主动模式时FPGA会外挂存储器存储FPGA bit映像，FPGA 会主动提供时钟访问外部存储器。在从模式时，FPGA作为从设备被挂在控制器CPU上由处理器控制对FPGA编程。上述两种模式中，因为从模式FPGA由外部CPU控制编程，可以通过远程更新CPU文件就可以实现对FPGA的版本更新，非常方便。但是当CPU外挂的FPGA较多时会使系统加载时间过长，降低系统启动速度。这里将利用FPGA 多重启（mul-boot）功能实现在主动模式下版本更新。
　　 远程更新流程
　　当系统需要升级时，中心控制系统需要将新的FPGA比特映像文件直接发布到远程子系统，由远程 子系统将比特文件更新到非易失存储器。然后由FPGA内部控制逻辑重新启动。比特映像文件更新后，下次上电启动将从新的比特映像文件。如图 1FPGA远程更新系统
图 1 FPGA远程更新系统
　　多重启动 FPGA 介绍
　　a）多重启动介绍
　　VIRTEX6可以支持2套配置文件，第一个版本为安全版本存放在起始位置（spi起始地址为0），第二个版本为最终启动版本。当FPGA启动时，加载控制器会从地址0开始读取加载指令。当读到WBSTAR和IPROG指令时，控制器就跳转到WBSTAR指定的地址读取新的加载指令。在第二个配置文件中不再发IPROG指令，控制其将顺序执行以直到配置文件结束。配置顺序如图 2。
图2 多配置文件加速过程
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求单片机和FPGA的详细原理及调试要领
呵呵。问题有点基础，也有点杂，各位担待一下：
1、一个单片机（CPU），其基本的组成分为哪几部分？基本的对外引脚应该有哪些？在对PCB板调试时，判断单片机是否运转起来的依据是什么？在使用单片机进行设计时应当注意些什么？
2、带有IP CORE的FPGA的设计过...
能否顺带介绍一下在调试中软件与硬件配合的主要方式方法？谢谢
我有更好的答案
只是数量，种类不同1.单片机有运算器，控制器，寄存器，IO模块，数据总线，地址总线，注意设计时的并行模式。2.FPGA应该都有IP-Core吧，周边电路(供电，你可以利用一些I/O将结果输出来，利用LED，蜂鸣器，这样的东西显示一下单片机的设计，这个不好说。注意时序;O等。判定单片机运行，就是说你的命令是否有结果，重置等)。对外管脚有reset，clock。FPGA设计时，只要结果能满足，I&#47，就O了。带有IP-Core的FPGA，可以直接将这个IP拿过来用，比如乘法器，RAM，Flash，这样就不用你去实现它们的功能了。就像是封装的类一样，它们都集成好了，直接拿过来就可以用了，可以对里面的布线调整，毕竟系统整合的结果不一定满足你的要求
采纳率：23%
我也在学呀，兄弟知道了不要忘了告诉我哦。当然我知道了也一定告诉你。QQ：
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如何简化FPGA测试和调试？
[导读]FPGA的设计速度、尺寸和复杂度明显增加，使得整个设计流程中的验证和调试成为当前FPGA系统的关键部分。获得FPGA内部信号有限、FPGA封装和印刷电路板电气噪声，这一切使得设计调试和检验变成设计周期中最困难的流程。
的设计速度、尺寸和复杂度明显增加，使得整个设计流程中的验证和调试成为当前FPGA系统的关键部分。获得FPGA内部信号有限、和印刷电路板电气噪声，这一切使得设计调试和检验变成设计周期中最困难的流程。此外，几乎当前所有的像CPU、DSP、ASIC等高速芯片的总线，除了提供高速并行总线接口外，正迅速向高速串行接口的方向发展。FPGA也不例外，每一条物理链路的速度从600Mbps到高达10Gbps，高速IO的测试和验证更成为传统专注于FPGA内部逻辑设计的设计人员面临的巨大挑战。这些挑战使设计人员会把绝大部分设计周期时间放在调试和检验设计上。本文引用地址:
设计阶段即应考虑测试问题
在FPGA系统设计完成前，有两个不同的阶段：设计阶段、调试和检验阶段。设计阶段的主要任务是输入、仿真和实现;调试和检验阶段的主要任务是检验设计，校正发现的任何错误。
在设计阶段不仅要设计，而且要使用仿真工具开始调试。实践证明，正确使用仿真技术为找到和校正设计错误提供了一条有效的途径。但是，不应依赖仿真作为调试FPGA设计的唯一工具，有许多问题仅仅通过仿真是无能为力的。
此外，还需要提前考虑调试和检验阶段，规划怎样在线快速调试FPGA，这可以定义整体调试方法，帮助识别要求的任何工具，确定选择的调试方法对电路板设计带来的影响。针对可能选用的FPGA存在的高速总线，除了考虑逻辑时序的测试和验证外，应该充分考虑后面可能面临的信号完整性测试和分析难题。
在调试阶段，必需找到仿真没有找到的棘手问题。怎样以省时省力的方式完成这一工作是一个挑战。
嵌入式逻辑分析仪只能进行状态分析
在设计阶段需要作出的关键选择是使用哪种FPGA调试方法。在理想情况下，希望有一种方法可以移植到所有FPGA设计中，能够洞察FPGA内部运行和系统运行过程，为确定和分析棘手的问题提供相应的处理能力。基本在线FPGA调试方法有两种：使用嵌入式逻辑分析仪以及使用外部逻辑分析仪。选择使用哪种方法取决于项目的调试需求。
主要FPGA厂商针对器件的在线调试都提供了嵌入式逻辑分析仪内核。这些知识产权模块插入FPGA设计中，同时提供触发功能和存储功能。它们使用FPGA逻辑资源实现触发电路，使用FPGA存储模块实现存储功能。它们使用JTAG配置内核操作，并用来把捕获的数据传送到PC上进行查看。由于嵌入式逻辑分析仪使用内部FPGA资源，因此其通常用于大型FPGA，这些大型FPGA可以更好地消化插入内核带来的开销。一般来说，用户希望内核占用的FPGA逻辑资源不超过可用资源的5%。与任何调试方法一样，还要知道这种方法存在的部分矛盾。
在针脚与内部资源上，嵌入逻辑分析仪内核不使用额外的测试针脚，因为它通过现有的JTAG针脚访问内核。这意昧着即使设计受到FPGA针脚限制，您也可以使用这种方法。矛盾在于，它使用的内部FPGA逻辑资源和存储模块可以用来实现设计。此外，由于使用片内内存存储捕获的数据，因此内存深度一般相对较浅。
嵌入式逻辑分析仪核心的探测非常简单。它使用现有的JTAG针脚，因此不必担心怎样把外部逻辑分析仪连接到系统上。矛盾在于，尽管嵌入式逻辑分析仪可以查看FPGA操作，但没有一种方式把这些信息与电路板级或系统级信息时间关联起来。而把FPGA内部的信号与FPGA外部的信号关联起来对解决最棘手的调试挑战至关重要。在分析方法上，嵌入式逻辑分析仪只能进行状态分析。
从成本与灵活性上分析，大多数FPGA厂商提供了嵌入式逻辑分析仪内核，而其价格要低于全功能外部逻辑分析仪。虽然用户希望更多的功能，但嵌入式逻辑分析仪内核的功能无论通用性、分析方式、触发能力，还是存储和分析能力都弱于全功能外部逻辑分析仪，而用户通常需要这些功能，来捕获和分析棘手的调试挑战。例如，嵌入式逻辑分析仪只能在状态模式下操作，它们捕获与FPGA设计中已有的指定时钟同步的数据，因此不能提供精确的信号定时关系。
外部逻辑分析仪可解决更加广泛的问题
由于嵌入式逻辑分析仪方法存在的部分限制，许多FPGA设计人员已经采用外部逻辑分析仪方法，来利用FPGA的灵活性和外部逻辑分析仪的处理能力，如泰克TLA系列逻辑分析仪。
在这种方法中，感兴趣的内部信号路由到FPGA没有使用的针脚上，然后连接到逻辑分析仪上，这种方法提供了非常深的内存，适合调试那种出现故障和实际导致该故障的原因在时间上相距很远的问题;对于需要采集大量数据进行后期分析的设计人员也非常必要。另外它还可以把内部FPGA信号与电路系统中的其他活动时间关联起来。
与嵌入式逻辑分析仪方法一样，也需要平衡许多矛盾。在针脚与内部资源上，外部逻辑分析仪方法采用非常少的逻辑资源，不使用FPGA内存资源。它释放了这些资源，来实现所需功能。现在的矛盾在于，必需增加专用于调试的部分针脚数量，而很明显，设计要使用这些针脚。
在探测与工作模式问题上，外部逻辑分析仪探测要比嵌入式逻辑分析仪方法要求的探测复杂一些。必需确定怎样使用逻辑分析仪探头探测FPGA内部信号，而不能使用电路板上已有的JTAG连接器。最简便的方式是在电路板中增加一个测试连接器，这可以简便地把FPGA信号与系统中的其他信号关联起来。
在成本与灵活性问题上，尽管外部逻辑分析仪的购买价格确实要高于嵌入式逻辑分析仪，但使用外部逻辑分析仪可以解决更加广泛的问题。逻辑分析仪不仅可以用于FPGA调试，还可以用来解决其他数字设计挑战，它被公认为进行通用数字系统硬件调试的最佳工具。外部逻辑分析仪能够实现更加灵活的采集模式和触发功能。通过外部逻辑分析仪，可以设置最多16个不同的触发状态(每一个状态含高达16个条件判断分支)，每一个通道提供256M的内存，并且可以在定时分析模式下以高达125ps的分辨率(8GHz采样)捕获数据。
选择合适的FPGA调试方法
这两种方法都可以使用，采用哪种方法要视具体情况而定。挑战在于确定哪种方法更适合您的设计。
用户可以问自己预计有哪些问题需要解决?如果您认为问题仅限于FPGA内部的功能性，那么使用嵌入式逻辑分析仪可以提供要求的所有调试功能。但是，如果预计有更多的调试问题，要求检验定时余量、把内部FPGA活动与电路板上的其他活动关联起来，或要求更强大的触发功能，那么使用外部逻辑分析仪更适合满足调试需求。
当FPGA芯片针脚存在超过200M的高速总线，例如集成内存控制器的DDRI、DDRII内存总线，以及集成高SerDes的高速串行IO总线，信号完整性测试是保证设计成功的基础。
用户可能问除状态数据外，是否需要考察快速定时信息?外部逻辑分析仪允许以高达125ps的分辨率(8GS/s采样)查看FPGA信号详细的定时关系，这有助于检验设计中实际发生的事件，检验设计的定时余量。嵌入式逻辑分析仪只能捕获与FPGA中已有的指定时钟同步的数据。
需要捕获多深的数据?外部逻辑分析仪提供的采集内存更深。一般在嵌入式逻辑分析仪中，最大取样深度设为128Kb，这一数字受到器件限制。而在外部逻辑分析仪中，可以捕获最多256Mb样点。这有助于查看和分析更多的问题及潜在原因，从而缩短调试时间。
设计中更多地受限于针脚还是受限于资源?使用嵌入式逻辑分析仪不要求任何额外的输出针脚，但必须使用内部FPGA资源，实现逻辑分析仪功能。使用外部逻辑分析仪要求使用额外的输出针脚，但使用内部FPGA资源的需求达到最小(或消除了这种需求)。
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从大学时代第一次接触FPGA至今已有10多年的时间，至今记得当初第一次在EDA实验平台上完成数字秒表、抢答器、密码锁等实验时那个兴奋劲。当时由于没有接触到HDL硬件描述语言，设计都是在MAX+plus II原理图环境下用74系列逻辑器件搭建......关键字：
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