带有异步复位、同步计数使能和可预置型十进制计数器的verilog设计_百度文库
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带有异步复位、同步计数使能和可预置型十进制计数器的verilog设计
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74HC(T)160——可预置同步BCD十进制计数器；异步复位
发布时间： 15:46:31 | 阅读：5639
特性同步计数和加载可实现n位级联的两个计数使能输入正沿触发的时钟异步重置输出能力：标准ICC类别：MSI描述74HC/HCT160是高速硅栅CMOS器件，与低功耗肖特基TTL (LSTTL)针脚兼容。该类器件的规格符合JEDEC标准no. 7A
特性同步计数和加载可实现n位级联的两个计数使能输入正沿触发的时钟异步重置输出能力：标准ICC类别：MSI描述74HC/HCT160是高速硅栅CMOS器件，与低功耗肖特基TTL (LSTTL)针脚兼容。该类器件的规格符合JEDEC标准no. 7A。74HC/HCT160是同步可预设十进制计数器，具有内部前视进位且可用于高速计数。通过在时钟(CP)的正边沿上同步所有触发器时钟提供同步操作。计数器的输出（Q0至Q3）可预设为高电平或低电平。并行使能输入(PE)处的低电平可禁用计数操作并使数据输入（D0至D3）上的数据加载到时钟正边沿上的计数器中（只要符合PE的设置和保持时间要求）。无论计数使能输入（CEP和CET）上的电平如何都会发生预设。主复位输入(MR)处的低电平会将所有四个触发器（Q0至Q3）输出设置为低电平，而无论CP、PE、CET和CEP输入上的电平如何（从而提供了异步清零功能）。前视进位可简化计数器的串行级联。两个计数使能输入（CEP和CET）必须为高电平才能进行计数。CET输入经前馈后可使能终端计数输出(TC)。因此而被使能的TC输出会产生一个高电平输出脉冲，其持续时间约等于Q0的高电平输出。该脉冲可用于使能下一个级联级。级联计数器的最大时钟频率由CP至TC的传播延迟和CEP至CP的设置时间确定，计算公式如下：fmax= (1) / (tP (max)（CP至TC） + tSU（CEP至CP） )应用电视机家庭音响多媒体系统所有市电馈电音频系统车载音频（增强器）&感兴趣的产品：
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