紧急求救！！VHDL语言中电子钟设计里clk_out <= (not min_flag_r) and min

紧急求救！！VHDL语言中电子钟设计里clk_out <= (not min_flag_r) and min_flag;的作用是什么？

点击联系发帖人 时间：2022-05-19 11:02

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本实验记录一个简易计时器，要求时间分为时、分、秒，增加2个按键，1个为启动计时、1个为停止计时。

数码管的驱动原理，网上有太多的例程，这里我先不赘述，请自行上网查询，后续到了数码管专题篇再给大家出对应的文章

我的实验要用6个数码管，位选用了一个38译码器，因为FPGA的引脚不够用了

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