dsd硬解和软解的区别dsd为什么要借助于FPGA,FPGA当中起到什么作用。

别被骗了,揭露DSD硬解的各种真相
本文已获得作者授权,文中言论不代表乙迷观点。
作者:xs_horizon
关于原生1bit DSD硬解以及高保真音频重放的一些误解,在烧友中产生了一些讨论,对于其中有所混淆的地方,在此集中做一些梳理,供大家参考。
问题1:DSD源码的Native传输和DOP传输有何不同?
DSD源码的Native传输是直接把DSD数据流送出来。
DOP是把DSD源码分成一段一段的,把每一段装入PCM数据块中(因为PCM是以数据块的形式传输,不是以数据流),到了后端再从PCM数据块中把DSD数据卸下来,重新整队成为DSD数据流。
不管是Native还是DOP,最后获得的都是一模一样的DSD数据流。原理是一样的,只不过标准不同,核心还是DSD。
问题2:DSD数据在PCM的通道上传输DSD数据,是不是变成了PCM数据呢?
答案是否定的。
DOP只是一个协议,只是一个对DSD的包装,并没有改变任何DSD数据的信息。如同一个WAV文件,放到一个文件夹当中,把这个文件夹网络传给其它人,再从文件夹中拿出这个WAV文件,你认为这个WAV文件会跟原始的有不一样吗?
问题3:DSD数据在播放器取出来后,转成DOP了,再DOP成DSD,是不是会产生损失呢??
其实转这个词放在这里是不合适的,DSD放在DOP里面,简单的如同归类打包,而不是格式转换,就如同流行音乐文件放到流行音乐的文件夹里面一样。
所以DSD从文件中取出后,就打包成DOP的包,DOP的包就可以直接如PCM一样在PCM的所有通道里面传输,最后取出,从打包中取出DSD数据。不过这里强调一点,这个打包几乎没有计算过程,因为打包,取出过程没有任何的解压缩过程(只是加点DSD的标志信息),所以整个过程只是浪费了点带宽外,没有什么损失。如果直接一点的比喻的话,DSD如同没穿衣服的人,穿了套衣服就可以见世面(见世面如同在通道中自由传输),回家脱了衣服,人又没变。
DOP SPDIF的接收其实是跟PCM SPDIF接收是完全一样,可以直接使用任何PCM现有的芯片,不过要取出DOP数据,则需要有专门的芯片逻辑处理,这也是为什么同轴,AES支持 DOP的解码器不多的原因,因为要开发。
这个芯片逻辑其实很简单,DOP有DOP的头部信息,完全有别于PCM,只要看到这个头就是DSD数据,不是这个头就是PCM数据,仅此而已。如果是DSD数据,就把DSD数据取出来,这跟DA取PCM数据完全一致,没有任何转换。
对于DSD解码器来说,DSD原生的接口其实就两根线,一根数据线,一根时钟线。SACD对于DSD接口来说 其实就是2.8224MHZ的频率, 即每秒传2.8224M个数据位给DAC 。SPDIF DOP就是频率就是176.4KHZ, 实际有效的数据就是16bit(共24位,但高8位是DOP的标志信息,无用), 176.4khz*16=2.8224MHZ,所以两者完全对应,无需任何的转换,直接spdif传过来,就可以通过原生的DSD接口送给DSD DA。
有人说DOP是DSD2PCM,这其实是完全是名词偷梁换柱般的误解,没有理清一些基本的DSD传输过程所致。
问题4:原生DSD 解码与DA内部DSD转PCM解码有什么区别?
有些DA有Pure dsd原生模式,即没有经过西格马过程,但是这个过程一个问题,就是音量小于6db,同时无法控制音量,这就是原生解码,还有另外一种格式就是DA内部DSD转PCM,这种就跟PCM差不多,可以实现音量控制,音量与PCM一致,那种我们认为并不是原生解码。
如下红色图为CS4398的原生DSD通道,而另一条通道为DSD转PCM通道。
两种方式解码的声音是有所区别的:
问题5:个别厂家说DSD直解只有欧美顶级产品能实现,比如DCS? 说国内某些厂家也说自己是“直解”,显然是在玩文字游戏打擦边球,搞乱用户的思维?
SACD 的重放并不是一个新的技术,很多年前都已经存在,所以在CS4398,DSD179x时就在DA内部有一个Pure DSD通道,这并不是一个全新的技术。但是前几年的数播,并没有支持DSD,即使有支持DSD,如上个问题所说,它并没有利用起它的原生DSD通道,其实仍然在DA内部采用DSD转成PCM(因为DSD转PCM通道控制简单,无需切换,而且声音统一)。但是享声A280C起,全部有两种通道供选择,一种是DSD转PCM,一种是真正的原生1bit DSD重放,这个在开关前级时就能体现出两种模式在DSD重放时的巨大区别。享声在2013初年研发A200时也是这么认为的,所以才没有研发出真正原生DSD的播放器,对此我们深表理解。
问题6:什么是硬解,什么是软解?
在数字音乐重放当中,一般认为硬解就是CPU解码,即常见的操作系统,多线程或多进程解码,缺点就是容易受到其它任务中断,严重时会有断音或断流,即稳定性较差。
而硬解一般指全硬解解码,由FPGA或音频专门的DSP进行解码,稳定性高,只要输入到DSP或FPGA不断流或没有错误,中间是不会有其它不稳定的情况。
问题7:常见的数字音乐重放都是CPU+解码芯片,为何享声的架构要在CPU+解码芯片间串了一个FPGA呢?是不是多此一举?
首先肯定不是多此一举,因为普通消费级,包括现在的HI-FI手机方案,对声音品质要求不是极高,所以达到入门HI-FI级即可,这样CPU+HIFI级DA芯片确实就可以满足相当多的普通消费者的需求。但是,享声创立的目标不是,它是为极致音乐而开发出的Hi-END 方案,常见的CPU 数字质量非常差,严重影响了DA芯片的发挥,简单的来说,DA再是一个运动员,天天吃不好,也是发挥不出来的,毕竟CPU不是为HI-END音频所设计的。
在此说一下CPU的问题,因为CPU与DA芯片连接主要是一个音频协议I2S,它是一个标准的音频协议,DA的发挥好坏严重依赖于I2S的质量(一个带有时钟与数据,必且必需高精度同步的协议):
1.I2S信噪比过差,严重干扰到DA芯片的指标。
2.I2S时钟与数据同步不佳,或者时钟不精准,严重影响DA芯片的声音输出的稳定性。
问题8:享声采用了FPGA 双晶振架构,但是也看到很多其它厂家也有双晶振架构,有何不同?
首先,享声的FPGA+CPU的架构是2011年申请的国家专利,行业第一家。同时在这个架构上我们有五年的算法优化经验与大量的算法积累并未公开。以下对比几种与我们专利架构不冲突,但是有区别的双晶振方案供大家参考:
作者:xs_horizon
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什么?你在说什么?FPGA没有单片机的功能多?这么给你说吧,单片机能干的事情,FPGA全部能干,它不能干的事情,FPGA也能干,FPGA中有大量的RAM资源,DSP资源,DDR控制器,各种IP核,以及现在好多FPGA种都包含ARM核。你说的太片面,FPGA你单片机强悍的多,当然,如果你只开发个小东西,那用不到FPGA,单片机就可以搞定,但是你要知道,好多东西单片机是搞不定的,比如PCIE,动不动速度几个Gbps/s,你使用单片机能搞定?悄悄的告诉你,FPGA工程师比你学单片机要挣的多,这个是最实惠的
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评论共有2条
继续加油,还不错
介绍比较细致,不仅讲了Quartus II 和ISE怎么使用,还讲了FPGA的硬件结构
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& 08:04:00 来源:EEFOCUS分享到:标签:芯片世界观
机器视觉现在的工具链怎么样,不同的流程对应什么样的设计心态?CPU和FPGA互相配合工作已经有一段时间了,不过,最近有两件事情发生了变化。首先,行业已经成功降低了它们之间的连接延迟,其次,现在似乎出现了针对这种组合的杀手级应用。近日,Cadence公司系统与验证事业部产品管理高级总监Frank Erik Burns、Achronix公司系统架构师Kent Orthner、来自Mentor Graphics的HLS和低功耗产品营销总监Ellie Burns和Questa公司产品经理Gordon Allan,一起讨论了这些变化和支持这一组合的工具链现状。 记者:直到最近,CPU和FPGA还被普遍认为是有不同的应用领域,设计流程不同,团队不同,甚至遵循不同的思维过程。现在我们看到,有许多应用同时采用了这两种器件。这种情形通常发生在什么样的应用中?Orthner:考虑到亚马逊云、Microsoft Azure云计算平台,这方面的进展确实在加速。我不止一次地看到很多人对卷积神经网络(CNN)表现出兴趣。最近,在一个国际性的FPGA会议上,大概一半的会议内容都与此相关。我看到,数据库应用开发者们采用FPGA执行SQL加速应用,FPGA的运算领域可以延伸到硬盘驱动器上,运行SQL,并进行各种过滤。此外,还有包括PCI Express在内的很多加速应用,人们正在努力降低这些链路上的延迟,并提高吞吐量。Allan : FPGA和ASIC技术的设计流程的交叉面日益扩大。人们越来越少地依赖于技术中心导向的针对FPGA或者ASIC单侧的设计流程。我们根据客户群的终端市场选择接近市场的方式。在这些客户中,有一些以新颖而且有趣的方式是FPGA技术,比如SQL、查询加速和高频率交易算法加速。我们发现,这些新的快速周转技术非常适合ASIC和FPGA的组合。Burns:我们也发现了这一点。我们看到有很多实验,人们寻求以非常低的功耗实现非常高的性能。他们会测量CPU和GPU的功耗,然后可能需要转换到FPGA或ASIC上。深度学习、机器视觉-所有这些事情都需要提升能效,并寻求以最有效的方式来实现。FPGA的功耗比GPU和CPU低得多,你可以问下自己是否需要采用ASIC方案,以及采用后会怎样。我们发现人们希望了解如何有效地进行软件加速。例如,在基于C的的流程中,人们会问,“我们还可以怎样做这些事情,并且事先了解它的能效。”拿用于机器学习的卷积神经网络来说,你不能在你的汽车里放一个水冷系统吧。那样肯定不行,所以他们必须采用低功耗的解决方案。现在,一个英伟达计算盒消耗的功率大约为40瓦。功耗的测量很关键。这个算法每消耗一焦耳的功率能达到多少Gigaflops?它总共需要消耗多少功率?预算是多少?这些都是需要考量的关键因素。Schirrmeister:有两个方面。一是将软件性能与硬件性能相平衡的概念,其中,功耗是一个很大的驱动因素,其它驱动因素包括延迟以及完成特定任务的速度。我能将我算法的一部分划拨到FPGA,以实现加速的目的吗?这当然必须与软件配合好。当人们要求远程访问某个FPGA原型时,就会遭遇这种情形。他们会询问这个通道移动数据、返回结果是否足够快。哪个驱动因素重要取决于具体的应用。例如视频算法这类应用对功耗的要求比较严苛,而其他应用则需要较低的延迟。也许FPGA能将某个特定计算功能的运算速度提高十倍,但是其他像加速金融交易这样的应用,它们只考虑延迟。第二个方面是芯片中发生的情况。记者:这种组合有哪些设计上的问题?Schirrmeister:当你把一个FPGA和SoC的其它模块放在一起时,设计问题就出现了,其它模块可能是指一个处理器阵列。有两个方面的问题,第一,每个部分怎么设计?这也是我们工具的一个中心任务。第二,如果芯片上有一个整体性的功能,你怎么平衡处理器系统实现的功能和放到FPGA中实现的功能?你能在任何特定的器件中实现某个IP吗?你有足够可用的查找表吗?我能够把我的IP映射到基于ARM的子系统中进行加速吗?我怎么对这些进行建模?怎么做设计决策?在最高系统层级上,可能是个电路板或者CPU,也可能是一个系统级芯片。在这里,我发现了一个比较迷人的事情是,其实我们在历史上就已经研究过硬件和软件的协同设计,那么现在,软件是灵活的,硬件也变得灵活了,软硬件协同设计成为一个现实。对于这些我们认为在上个世纪九十年代就能完成的事情,我们正在为它们设计新的设计流程。Burns:一方面,软硬件协同验证是一个有趣的地方,但是为了真正地实现某种形式的加速,工具链必须有相应的改变。我们不能按照不同的路径对它们进行建模,然后分割。亚马逊云的思想是在软件中即时加速某个算法,要求工具链必须能够自动化地做到这些。他们需要一种快速实施方法,需要一种快速验证方法,以确保它能有效工作,而且是安全的。Schirrmeister:如果集成的全部是FPGA,可能会有一些问题,因为你的心态完全不同了。现在,一切都很灵活。如果我犯了一个设计错误,它也是可以修复的。之前,如果犯了错误,并且这个错误进入到了流片阶段,对一个ASIC来说,可真是要命的。现在,发现了错误,我既可以在软件中修改,也可以在硬件中修改。Burns:你是可以修复它,但是。。。Schirrmeister:它确实改变了设计心态,你不再有那么大的心理负担了,但是同时,你也不会再那么精益求精了。Allan:但是我们希望避免回到设计粗心、靠实验验证的老日子。我们正在重新定义SoC,上个世纪九十年代中期,我们将SoC定义为在一颗芯片上集成处理器和外设,然后我们又重新定义了SoC,加入了固件这种组件。固件可以修改,也可以升级,同时增加了复杂性。到了九十年代后期,我们试着在一个硅片上集成FPGA和CPU,当时确实是很超前,不过遗憾的是,由于选择了错误的FPGA和架构,我们失败了,业界并不准备采用我们的方案。现在,我们已经有了成熟的FPGA技术,可以把CPU嵌入到FPGA中,也可以把FPGA嵌入到一个和CPU共存的ASIC中。我们再一次重新定义了SoC,使之包含逻辑上的灵活性,自然,工具链也必须满足这个目的。这种类型的器件面向的市场都有低功耗、安全性、可靠性和上市时间的要求,工具链必须考虑这些因素。Burns:它们一直在改变。现在你不能修复里面的IP了。Orthner:之前的工作方式的局限性之一就是FPGA在板子上是分开的,你将陷入一种粗粒度的决策过程,要分配每个FPGA要做哪些事情。Burns:因为带宽和延迟是固定的、已知的。Orthner:随着CPU越来越接近FPGA内核,比如把它们放在同一颗芯片上时,延迟降低了,你可以做精细的决策。你可以把一个运行耗时为几个微秒的算法移动到FPGA上进行加速。Burns:仔细看一下赛灵思和英特尔最新的器件,他们在延迟和带宽上下了大功夫,突然之间,延迟基本上没有了。虽然还算不上完全没有延迟,但是已经不是PCIe交互那种延迟的量级了,现在的器件延迟非常低,带宽非常高。Orthner:延迟和带宽已经不是问题了。Burns:现在的问题变成了,“你有合适的硬件,但是没有合适的工具链。”Schirrmeister:根据经验,我比较认可上个世纪九十年代发生的软硬件协同设计那些事情,我认为我们现在正在实现他们的初衷,而且我们有了比较清晰的流程,可以提前验证所有内容,当我观察那些设计时,发现有的是虚拟平台,它们有能力将事物级别模型(TLM)和处理器模型进行混合。这种流程对在现在最近的FPGA上做开发的设计者而言是陌生的。这是一种有趣的组织心态差异。Burns:对于FPGA设计者来说,我不确定他们是否遵循那种流程。Schirrmeister:这只是我的观点。如果有一个流程,使得他们可以更加容易地评估性能和功耗的权衡,他们可能会采用它。但是那个时候,还是存在试一下或者诉诸实验验证的心态,因为当时的设计比较简单,容易修改。流程的价值必须非常大,人们才会采用它,这里肯定有一些市场。Orthner:你不会想在验证周期上花费好几个月的时间。Schirrmeister:完全正确。如果成本和出货量能够对得住投资,你可能会这么做,不过以前的FPGA设计者肯定不会这么做,因为那时FPGA成本太高,出货量又太小。}

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